SystemVerilog DPI コンポーネントの生成

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この例では次を使用します。

ASIC Testbench for HDL Verifier ASIC Testbench for HDL Verifier

手順 1.ターゲットの選択

モデルを開き、 [Apps]タブでHDL Verifierをクリックします。次に、 [HDL Verifier]タブで、 [C Code Settings]をクリックします。「Configuration Parameters」ダイアログが「Code Generation」ペインに開きます。
System target fileのTarget Selectionで、 Browseをクリックします。リストからsystemverilog_dpi_grt.tlcを選択します。
- あるいは、 Embedded Coder^®ライセンスをお持ちの場合は、ターゲットsystemverilog_dpi_ert.tlcを選択できます。このターゲットを使用すると、[モデルコンフィギュレーションパラメーター]ダイアログボックスのCode Generationペインで追加のコード生成オプションにアクセスできるようになります。
  クロスプラットフォームコンポーネントを生成する場合は、 System target fileパラメーターに systemverilog_dpi_ert.tlcを選択する必要があります。

手順 2.ツールチェーンの選択

引き続きCode Generationペインで、 Toolchainを選択します。ホストマシンと同じオペレーティングシステム用の共有ライブラリを生成するには、インストールされているコンパイラのリストからコンパイラを選択するか、 Automatically locate an installed toolchainを選択します。HDL シミュレーターに付属のコンパイラーを使用するか、別のオペレーティングシステム用のコンポーネントを生成するか、共有ライブラリではなく HDL シミュレータープロジェクトを生成するには、HDL シミュレーターとターゲットオペレーティングシステムを選択します。

必要に応じて、追加のコンパイルフラグを追加できます。Build Configurationで、 Specifyを選択します。現在のフラグを表示するには、 Show Settingsをクリックします。

手順 3.テストポイントアクセスを有効にする (オプション)

モデル内の内部信号をテストポイントとして指定し、生成された DPI コンポーネントで内部信号にアクセスする場合は、この手順を完了します。

左側のペインで、 Code Generation > Interfaceを選択します。
「Generate C API for」セクションで、「signals」チェック・ボックスが選択されていることを確認します。
Code Generation > SystemVerilog DPIを選択します。
Generate access function to test pointの場合、 One function per Test PointまたはOne function for all Test Pointsを選択します。

SystemVerilog DPI コンポーネントテストポイントアクセスを参照してください。

手順 4.SystemVerilog 生成オプションの構成

左側のペインで、 Code Generation 、 SystemVerilog DPIを選択します。
Report run-time errorを選択して、 Simulink^®から HDL シミュレーションにランタイムエラーをエクスポートします。すべてのSimulinkブロックが実行時エラーチェックを提供するわけではありません。AssertionブロックをSimulinkモデルに追加することで、実行時チェックを追加できます。
Generate test benchを選択してテストベンチを生成します。テストベンチは、生成された C コンポーネントをSimulinkサブシステムからのデータベクトルと照合してチェックします。
SystemVerilog Portsセクションで、次のパラメーターを設定します。
- SystemVerilog データ型を選択します。 (オプション)
- Connection を Port list または Interface に設定します。
- Composite data type を Structure に設定します。このオプションは、非バーチャルバスまたは複雑なデータ型に対して SystemVerilog structデータ型を作成します。あるいは、 Flattenedを選択してフラット化されたポートを作成します。
- Scalarize matrix and vector portsを選択して、 Simulinkベクトルまたは配列から複数の SystemVerilog スカラーポートを作成します。インターフェイス上で配列を保持するには、このオプションをオフにします。
- デザインがシーケンシャルで登録されている場合は、 Component template typeをSequentialに設定します。モデルが純粋に組み合わせモデル (クロック遅延がない) の場合は、 Component template typeをCombinationalに設定します。
ヒント
コード生成にHDL Coder™を使用する場合は、次のオプションを選択して、生成されたインターフェイスと一致させます。
- Ports data type を Logic Vector に設定します。
- Composite data type を Flattened に設定します。
- Scalarize matrix and vector ports を選択します。
[OK]をクリックしてこれらの設定を受け入れ、[コンフィギュレーションパラメーター]ダイアログボックスを閉じます。

手順 5.SystemVerilog DPI コンポーネントの生成

モデル内で、コンポーネントの生成元となるサブシステムを含むブロックを右クリックします。Code 、 C/C++ Code 、 Build this Subsystem を選択します。
ダイアログボックスで[Build]をクリックします。
SystemVerilog コンポーネントはsubsystem_build/subsystem_dpi.svとして生成されます。ここで、 subsystem は、 DPI コンポーネントを生成したサブシステムの名前です。このビルドにより、 subsystem_build/subsystem_dpi_pkg.svという名前のパッケージファイルも生成されます。これには、コンポーネントのすべての関数宣言が含まれます。

ホストマシン用にコンポーネントをビルドした場合は、そのコンポーネントを使用できるようになります。ビルドされたコンポーネントを同じオペレーティングシステムを使用する別のマシンにコピーするには、次のファイルをコピーします。

共有ライブラリ、 subsystem .so、またはsubsystem _win64.dll
生成された SystemVerilog ラッパー、 subsystem _dpi.sv
生成された SystemVerilog パッケージファイル、 subsystem _dpi_pkg.sv
生成されたテストベンチフォルダー、 dpi_tb (オプション)

コンポーネントを異なるオペレーティングシステムを使用する別のマシンに移植するには、クロスプラットフォーム DPI コンポーネントの生成の手順に従ってください。