クロック イネーブルの最小化

クロック イネーブル ロジックを最小化する

モデル コンフィギュレーション ペイン: グローバル設定 / 端子

説明

シングルレート設計のクロック イネーブルロジックの生成を省略します。

依存関係

このオプションは、[HDL コーディング標準] が [業界標準] に設定されている場合は無視されます。

設定

off (既定値) | on

既定の設定: オフ

on

シングルレート モデルについて、可能な場合はクロック イネーブル ロジックの生成を省略します。次の VHDL^® コードの例では、クロック イネーブル信号は定義またはチェックされません。クロック信号 (clk) が高くなると、現在の信号の値が出力されます。

Unit_Delay_process : PROCESS (clk, reset)
  BEGIN
    IF reset = '1' THEN
      Unit_Delay_out1 <= to_signed(0, 32);
    ELSIF clk'EVENT AND clk = '1' THEN
      Unit_Delay_out1 <= In1_signed;
    END IF;
  END PROCESS Unit_Delay_process;

off

クロック イネーブル ロジックを生成します。次の VHDL コードの一部は、クロック イネーブル (enb) をもつレジスタを示したものです。

Unit_Delay_process : PROCESS (clk, reset)
  BEGIN
    IF reset = '1' THEN
      Unit_Delay_out1 <= to_signed(0, 32);
    ELSIF clk'EVENT AND clk = '1' THEN
      IF enb = '1' THEN
        Unit_Delay_out1 <= In1_signed;
      END IF;
    END IF;
  END PROCESS Unit_Delay_process;

ヒント

このプロパティを設定するには、関数 hdlset_param または makehdl を使用します。プロパティの値を表示するには、関数 hdlget_param を使用します。

たとえば、sfir_fixed モデル内にある symmetric_fir サブシステムの HDL コードを生成するときに、クロック イネーブル信号を最小化するには、次のいずれかの方法を使用します。

• プロパティを引数として関数 makehdl に渡す。

  makehdl('sfir_fixed/symmetric_fir', ... 
          'MinimizeClockEnables','on')

• hdlset_param を使用すると、モデルにパラメーターを設定してから、makehdl を使用して HDL コードを生成できる。

  hdlset_param('sfir_fixed','MinimizeClockEnables','on')
  makehdl('sfir_fixed/symmetric_fir')

推奨設定

推奨設定なし。

プログラムでの使用

パラメーター: MinimizeClockEnables

型: 文字ベクトル

値: 'on' | 'off'

既定の設定: 'off'

例外

場合によっては、[クロック イネーブルの最小化] を選択しても、HDL Coder™ がクロック イネーブルを出力することがあります。以下のような場合です。

• Enabled、State-Enabled および Triggered Subsystem 内のレジスタ。

• マルチレート モデル。

• 以下のブロックに対しては、クロック イネーブルは常に出力されます。

  • commseqgen2/PN Sequence Generator

  • dspsigops/NCO

    メモ

    NCO ブロックに対する HDL のサポートは将来のリリースで削除される予定です。代わりに、NCO HDL Optimized ブロックを使用してください。

  • dspsrcs4/Sine Wave

  • hdldemolib/HDL FFT

  • built-in/DiscreteFir

  • dspmlti4/CIC Decimation

  • dspmlti4/CIC Interpolation

  • dspmlti4/FIR Decimation

  • dspmlti4/FIR Interpolation

  • dspadpt3/LMS Filter

  • dsparch4/Biquad Filter

メモ

[RAM アーキテクチャ] が Generic RAM without Clock Enable に設定された Dual Rate Dual Port RAM などの RAM ブロックを設計で使用している場合、コード ジェネレーターは [クロック イネーブルの最小化] 設定を無視します。

バージョン履歴

R2012b で導入