Unit Delay Enabled Resettable Synchronous
外部イネーブル信号が true かつ外部リセット信号が false の場合に入力信号を 1 サンプル周期だけ遅延
ライブラリ:
HDL Coder /
Discrete
説明
Unit Delay Enabled Resettable Synchronous ブロックは、Unit Delay Enabled Synchronous ブロックおよび Unit Delay Resettable Synchronous ブロックの機能を組み合わせたものです。
Unit Delay Enabled Resettable Synchronous ブロックは、外部イネーブル信号が true の場合かつ外部リセット信号が false の場合に入力信号 u を 1 サンプル周期だけ遅延させます。イネーブル信号が false の場合は、状態および出力信号で前の値を保持します。リセット信号が true の場合、状態および出力信号は [初期条件] パラメーターの値を取ります。イネーブル信号およびリセット信号は、E および R が非ゼロの場合に true になり、E および R がゼロの場合は false になります。
Unit Delay Enabled Synchronous ブロックの実装は、[遅延の長さ] が 1 の Enabled Delay ブロックと Synchronous
モードの State Control ブロックを含む Synchronous Subsystem で構成されます。このブロックをモデルで使用すると、HDL Coder™ がインストールされていれば、より明確な HDL コードがモデルで生成され、State Control ブロックの Synchronous
の動作によってハードウェア リソースの使用が少なくなります。
制限
このブロックでは、リセット端子およびイネーブル端子でのベクトル入力はサポートされません。
このブロックは、
Classic
セマンティクスを使用する Enabled Subsystem、Triggered Subsystem、または Resettable Subsystem ブロック内では使用できません。サブシステムではSynchronous
セマンティクスを使用する必要があります。
端子
入力
入力
出力
パラメーター
拡張機能
バージョン履歴
R2017b で導入