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Sign

入力の符号

• ライブラリ:

• Simulink / Math Operations

  HDL Coder / HDL Floating Point Operations

  HDL Coder / Math Operations

• 

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説明

実数入力に対するブロックの動作

Sign ブロックは実数入力に対して、次のように入力の符号を出力します。

入力	出力
ゼロより大きい値	1
ゼロに等しい値	0
ゼロより小さい値	–1

ベクトルあるいは行列入力の場合は、例に示すように、各要素が入力の符号に対応するベクトルおよび行列がブロックから出力されます。

複素数入力に対するブロックの動作

複素数のスカラー値 u が入力された場合のブロック出力は、MATLAB^® の結果と一致します。

sign(u) = u./ abs(u)

複素数を要素とするベクトルおよび行列入力の場合は、例に示すように、スカラー入力に対するものと同じ計算式が適用されます。

端子

入力

Port_1 — 入力信号

スカラー | ベクトル | 行列

符号で出力が決まる入力信号。

ブロックは、浮動小数点データ型 double および single でのみ複素数入力信号をサポートします。

データ型: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point
複素数のサポート: あり

出力

Port_1 — 出力信号

スカラー | ベクトル | 行列

入力信号の符号である出力信号。

データ型: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point
複素数のサポート: あり

パラメーター

ゼロクロッシング検出を有効にする — ゼロクロッシング検出を有効にする

on (既定値) | boolean

ゼロクロッシング検出を有効にする場合は選択します。詳細については、ゼロクロッシング検出を参照してください。

プログラムでの使用

ブロック パラメーター: ZeroCross

型: 文字ベクトル、string

値: 'off' | 'on'

既定の設定: 'on'

サンプル時間 — サンプル時間を -1 以外の値として指定

-1 (既定値) | スカラー | ベクトル

サンプル時間を -1 以外の値で指定します。詳細については、サンプル時間の指定を参照してください。

依存関係

このパラメーターは、明示的に -1 以外の値に設定されていない限り表示されません。詳細は、サンプル時間が推奨されないブロックを参照してください。

プログラムでの使用

ブロック パラメーター: SampleTime

型: 文字ベクトル

値: スカラーまたはベクトル

既定の設定: '-1'

モデルの例

フォールトトレラント燃料制御システムのモデル化

この例では、Stateflow® を Simulink® と組み合わせてハイブリッド システムを効率的にモデル化する方法を示します。このタイプのモデル化は、離散イベントに基づいて多数の可能な動作モードをもつシステムに対して特に便利です。従来の信号の流れが Simulink で処理されるのに対して、制御設定の変更は Stateflow で実装されます。以下で説明するモデルでは、ガソリン エンジンの燃料制御システムを表します。このシステムは、個々のセンサーの故障が検出され、制御システムが連続稼働用に動的に再設定されるという点で非常に堅牢です。

モデルを開く

ハード ストップの摩擦モデル

この例では、Simulink® で摩擦をモデル化する 1 つの方法を示します。このモデルの 2 つの積分器でシステムの速度および位置が計算され、その結果が摩擦モデルに適用されて摩擦力が計算されます。

モデルを開く

ブロックの特性

データ型	Boolean | double | fixed point | integer | single
直接フィードスルー	はい
多次元信号	いいえ
可変サイズの信号	いいえ
ゼロクロッシング検出	はい

拡張機能

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成

HDL Coder™ を使用して FPGA 設計および ASIC 設計のための Verilog および VHDL のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加のコンフィギュレーション オプションがあります。

HDL アーキテクチャ

このブロックには単一の既定の HDL アーキテクチャがあります。

HDL ブロック プロパティ

ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は 0 です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
InputPipeline	生成されたコードに挿入する入力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、OutputPipeline (HDL Coder)を参照してください。

複素数データのサポート

このブロックは、複素信号のコード生成をサポートしています。

PLC コード生成
Simulink® PLC Coder™ を使用して構造化テキスト コードを生成します。

固定小数点の変換
Fixed-Point Designer™ を使用して固定小数点システムの設計とシミュレーションを行います。

参考

Abs

R2006a より前に導入