Reshape

信号のサイズの変更

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ライブラリ:
Simulink / Math Operations
HDL Coder / Math Operations

説明

Reshape ブロックは、入力信号の次元を、[出力次元] パラメーターを使って、指定した次元に変更します。たとえば、ブロックを使用して N 要素ベクトルを 1 行 N 列または N 行 1 列の行列信号に変更できます。

端子

入力

Port_1 — 入力信号

スカラー | ベクトル | 行列

[出力次元] パラメーターに基づいて次元が変更された入力信号。

データ型: half | single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated | bus

出力

Port_1 — 出力信号

スカラー | ベクトル | 行列

[出力次元] パラメーターに指定された次元で作成された出力信号。

データ型: half | single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated | bus

パラメーター

出力次元 — 出力信号の次元

1 次元配列 (既定値) | 列ベクトル (2 次元) | 行ベクトル (2 次元) | カスタマイズ | 参照入力端子から派生

出力信号の次元を指定します。

出力の次元	説明
1 次元配列	多次元配列をベクトル (1 次元配列) 配列信号に変換します。出力ベクトルは、入力行列の最初の列、次に入力行列の 2 番目の列、というように続く内容で構成されます (このオプションは、ベクトル入力は変更しません)。
列ベクトル	ベクトル、行列、多次元入力信号を列の行列、すなわち M 行 1 列の行列に変換します。ここで、M は入力信号の要素数です。行列に対しては、変換は列単位の順番で行われます。多次元配列に対しては、変換は最初の次元について行われます。
行ベクトル	ベクトル、行列、多次元入力信号を行の行列、すなわち 1 行 N 列の行列に変換します。ここで、N は入力信号の要素数です。行列に対しては、変換は列単位の順番で行われます。多次元配列に対しては、変換は最初の次元について行われます。
カスタマイズ	入力信号を、[出力の次元] パラメーターを使って指定したサイズの出力信号に変換します。
参照入力端子から派生	2 番目の入力端子、Ref をブロックに作成します。信号入力の次元から Ref 入力端子への出力信号の次元を導出します。このオプションを選択すると、[出力の次元] パラメーターが無効になります。このパラメーターを選択する場合、U と Ref 両方の入力端子の入力信号が同じサンプリング モード (サンプルベースまたはフレームベース) をもたければなりません。

プログラムでの使用

ブロック パラメーター: OutputDimensionality

型: 文字ベクトル

値: '1-D array' | 'Column vector (2-D)' | 'Row vector (2-D)' | 'Customize' | 'Derive from reference input port'

既定の設定: '1-D array'

出力の次元 — 出力信号のカスタム次元

[1,1] (既定値) | [integer] | [integer,integer]

出力信号の次元を指定します。値には 1 要素ベクトルまたは多要素ベクトルを指定できます。[N] の値は、サイズ N のベクトルを出力します。[M N] の値は、M 行 N 列の行列を出力します。入力信号の要素数は、[出力の次元] パラメーターで指定した要素数と一致しなければなりません。多次元配列に対しては、変換は最初の次元について行われます。

依存関係

このパラメーターを有効にするには、[出力次元] を [カスタマイズ] に設定します。

プログラムでの使用

ブロック パラメーター: OutputDimensions

型: 文字ベクトル

値: '[integer,intger]' |

既定の設定: '[1,1]'

ブロックの特性

データ型	Boolean | bus | double | enumerated | fixed point | half | integer | single
直達	はい
多次元信号	はい
可変サイズの信号	はい
ゼロクロッシング検出	いいえ

拡張機能

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成

HDL Coder™ を使用して FPGA 設計および ASIC 設計のための Verilog および VHDL のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加のコンフィギュレーション オプションがあります。

HDL アーキテクチャ

このブロックには 1 つの既定の HDL アーキテクチャがあります。

HDL ブロック プロパティ

ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は 0 です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
InputPipeline	生成されたコードに挿入する入力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、OutputPipeline (HDL Coder)を参照してください。

複素数データのサポート

このブロックは、複素信号のコード生成をサポートしています。

FOR-GENERATE ループのサポート

このブロックについては、ターゲット言語を VHDL^® に設定した場合、HDL Coder は FOR-GENERATE ループを使用してコードを生成します。

ターゲット言語が Verilog^® の場合は、ループ展開コードが生成されます。詳細については、VHDL コードでの For-Generate ループの展開 (HDL Coder)を参照してください。

PLC コード生成
Simulink® PLC Coder™ を使用して構造化テキスト コードを生成します。

固定小数点の変換
Fixed-Point Designer™ を使用して固定小数点システムの設計とシミュレーションを行います。

バージョン履歴

R2006a より前に導入

参考

Squeeze

トピック

• 非バーチャル バスのバス配列へのグループ化