Complex to Real-Imag

複素数入力信号の実数部と虚数部の出力

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ライブラリ:
Simulink / Math Operations
HDL Coder / Math Operations

説明

Complex to Real-Imag ブロックは、[出力] パラメーターの設定に応じて、入力信号の実数部や虚数部を出力します。実数出力は、複素数入力と同じデータ型です。複素数信号の配列 (ベクトルまたは行列) を入力として使用でき、その場合は出力信号も同じ次元の配列になります。実数配列は対応する複素数入力要素の実数部を含みます。同様に、虚数出力は入力要素の虚数部を含みます。

例

制限付き可変サイズ信号の基本操作

この例では、制限付き可変サイズ信号を生成する方法を示し、それらの信号を使用したいくつかの操作について説明します。この例では、Selector ブロックと Switch ブロックを使用して可変サイズ信号を生成します。その信号を数学演算、バス作成、バス選択、行列連結、および離散フィルター方程式の実装に使用します。

モデルを開く

Stateflow での複素数データを使用した周波数応答の測定

複素正弦波信号によって駆動される連続時間システムの周波数応答を測定するスペクトル アナライザーをエミュレートする。

端子

入力

Port_1 — 入力信号

スカラー | ベクトル | 行列

ブロックが実数部や虚数部を計算して出力する複素入力信号。

データ型: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point

出力

Port_1 — 出力信号

スカラー | ベクトル | 行列

入力信号の実数部や虚数部である出力信号。どの端子が出力であるかを選択するには、[出力] パラメーターを設定します。

データ型: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point

パラメーター

出力 — 実数部や虚数部である出力仕様

実数部と虚数部 (既定値) | 実数 | 虚数部

出力が入力信号の実数部、虚数部、または実数部と虚数部の両方のいずれなのかを指定します。

プログラムでの使用

パラメーター: Output

型: string | 文字ベクトル

値: 'Real and imag' | 'Real' | 'Imag'

既定の設定: 'Real and imag'

サンプル時間 (継承は -1) — サンプルの間隔

-1 (既定値) | スカラー | ベクトル

サンプルの時間間隔を指定します。サンプル時間を継承するには、このパラメーターを -1 に設定します。詳細については、サンプル時間の指定を参照してください。

依存関係

このパラメーターは、-1 以外の値に設定した場合にのみ表示されます。詳細は、サンプル時間が推奨されないブロックを参照してください。

プログラムでの使用

ブロック パラメーター: SampleTime

型: string スカラーまたは文字ベクトル

既定の設定: "-1"

ブロックの特性

データ型	Boolean | double | fixed point | integer | single
直達	はい
多次元信号	はい
可変サイズの信号	はい
ゼロクロッシング検出	いいえ

拡張機能

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成

HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加のコンフィギュレーション オプションがあります。

HDL アーキテクチャ

このブロックには 1 つの既定の HDL アーキテクチャがあります。

HDL ブロック プロパティ

ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は 0 です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
InputPipeline	生成されたコードに挿入する入力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、OutputPipeline (HDL Coder)を参照してください。

複素数データのサポート

このブロックは、複素信号のコード生成をサポートしています。

固定小数点の変換
Fixed-Point Designer™ を使用して固定小数点システムの設計とシミュレーションを行います。

バージョン履歴

R2006a より前に導入

参考

Complex to Magnitude-Angle | Real-Imag to Complex