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Real-Imag to Complex

実数の入力および虚数の入力を、複素数値の信号に変換

ライブラリ:
Simulink / Math Operations
HDL Coder / Math Operations

説明

Real-Imag to Complex ブロックは、実数の入力および虚数の入力を複素数値の出力信号に変換します。

入力は、双方とも等しいサイズをもつ配列 (ベクトルあるいは行列) である場合もあれば、1 つの入力が配列であり、もう 1 つがスカラーであることもあります。ブロックが配列の入力をもつ場合、出力は同じサイズの複素数配列です。実数入力の要素は、対応する複素数出力の要素の実数部に写像されます。虚数入力は、複素数出力信号の虚数部に同様に写像されます。1 つの入力がスカラーの場合、すべての複素数出力信号の対応する成分 (実数または虚数) に写像されます。

端子

入力

すべて展開する

`Re` — 複素数出力の実数部
スカラー | ベクトル | 行列

複素数値の出力信号に変換される実数値。スカラー、ベクトル、または行列として指定します。

`Im` — 複素数出力の虚数部
スカラー | ベクトル | 行列

複素数値の出力信号に変換される虚数値。スカラー、ベクトル、または行列として指定します。

`Port_1` — 複素数出力の実数部または虚数部
スカラー | ベクトル | 行列

複素数出力信号に変換する実数部または虚数部。有限のスカラー、ベクトル、または行列として指定します。

出力

すべて展開する

`Port_1` — 複素信号
スカラー | ベクトル | 行列

複素信号。実数値と虚数値から形成されます。

パラメーター

すべて展開する

`入力` — 実数、虚数、またはその両方
`実数` (既定値) | `虚数部` | `実数部と虚数部`

入力のタイプ (実数入力、虚数入力、またはこれらの両方) を指定します。

プログラムでの使用

ブロックパラメーター: Input

型: 文字ベクトル

値: 'Real and imag' | 'Real' | 'Imag'

既定の設定: 'Real and imag'

`虚数部` — 複素数出力の虚数部
`0` (既定値) | 有限スカラー、ベクトル、または行列

入力を複素数値の出力信号に変換する際に使用する虚数値を指定します。

依存関係

このパラメーターを有効にするには、[入力] を [実数] に設定します。

プログラムでの使用

ブロックパラメーター: ConstantPart

型: 文字ベクトル

値: 虚数値

既定の設定: '0'

`実数部` — 複素数出力の実数部
`0` (既定値) | 有限スカラー、ベクトル、または行列

入力を複素数値の出力信号に変換する際に使用する一定の実数値を指定します。

依存関係

このパラメーターを有効にするには、[入力] を [虚数部] に設定します。

プログラムでの使用

ブロックパラメーター: ConstantPart

型: 文字ベクトル

値: 有限で実数値のスカラー、ベクトル、または行列

既定の設定: '0'

`サンプル時間` — サンプル時間を `-1` 以外の値として指定
`-1` (既定値) | スカラー | ベクトル

サンプル時間を -1 以外の値で指定します。詳細については、サンプル時間の指定を参照してください。

依存関係

このパラメーターは、明示的に -1 以外の値に設定されていない限り表示されません。詳細は、サンプル時間が推奨されないブロックを参照してください。

プログラムでの使用

ブロックパラメーター: SampleTime

型: 文字ベクトル

値: スカラーまたはベクトル

既定の設定: '-1'

モデルの例

実数部と虚数部からの複素信号の作成

この例では、Real-Imag to Complex ブロックを使用して、実数部と虚数部から複素数値信号を作成する方法を示します。

モデルを開く

ブロックの特性

データ型	`double` \| `fixed point` \| `integer` \| `single`
直接フィードスルー	`はい`
多次元信号	`はい`
可変サイズの信号	`はい`
ゼロクロッシング検出	`いいえ`

拡張機能

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成
HDL Coder™ を使用して FPGA 設計および ASIC 設計のための Verilog および VHDL のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加のコンフィギュレーションオプションがあります。

HDL アーキテクチャ

このブロックには単一の既定の HDL アーキテクチャがあります。

HDL ブロックプロパティ

ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は `0` です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
InputPipeline	生成されたコードに挿入する入力パイプラインステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は `0` です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプラインステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は `0` です。詳細については、OutputPipeline (HDL Coder)を参照してください。

複素数データのサポート

このブロックは、複素信号のコード生成をサポートしています。

固定小数点の変換
Fixed-Point Designer™ を使用して固定小数点システムの設計とシミュレーションを行います。

参考

Complex to Magnitude-Angle | Complex to Real-Imag | Magnitude-Angle to Complex

トピック

複素数信号

Real-Imag to Complex

説明

端子