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Increment Stored Integer

信号の格納された整数値を 1 だけ増加

• ライブラリ:

• Simulink / Additional Math & Discrete / Additional Math:Increment - Decrement

  HDL Coder / Math Operations

• 

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説明

Increment Stored Integer ブロックは、信号の格納された整数値に 1 を加算します。

浮動小数点信号に対しても 1 が加算され、オーバーフローは常に終了します。

端子

入力

Port_1 — 入力信号

スカラー | ベクトル | 行列

入力信号。スカラー、ベクトルまたは行列として指定します。

データ型: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | fixed point

出力

Port_1 — 出力信号

スカラー | ベクトル | 行列

入力信号の格納された整数値に 1 を加算した結果が出力になります。浮動小数点信号に対しても 1 が加算され、オーバーフローは常に終了します。出力のデータ型と次元は、入力と同じです。

データ型: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | fixed point

モデルの例

格納された整数値のインクリメントとデクリメント

この例では、信号の格納された整数値を 1 だけ増加または減少させる方法を示します。

モデルを開く

ブロックの特性

データ型	double | fixed point | integer | single
直接フィードスルー	はい
多次元信号	はい
可変サイズの信号	はい
ゼロクロッシング検出	いいえ

拡張機能

C/C++ コード生成

Simulink® Coder™ を使用して C および C++ コードを生成します。

コード ジェネレーターは、生成されたコード内で非アトミックなマスク Subsystem ブロックを構成する初期ブロックを明示的にグループ化しません。この柔軟さのために、コード生成がより効率化されます。[Atomic サブシステムとして扱う] オプションを選択して、マスク Subsystem ブロックがアトミック単位として実行されるように設定することでグループ化できる場合もあります。

HDL コード生成

HDL Coder™ を使用して FPGA 設計および ASIC 設計のための Verilog および VHDL のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加のコンフィギュレーション オプションがあります。

HDL アーキテクチャ

このブロックには単一の既定の HDL アーキテクチャがあります。

HDL ブロック プロパティ

ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は 0 です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
InputPipeline	生成されたコードに挿入する入力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、OutputPipeline (HDL Coder)を参照してください。

固定小数点の変換
Fixed-Point Designer™ を使用して固定小数点システムの設計とシミュレーションを行います。

参考

Decrement Stored Integer | Increment Real World

トピック

• 固定小数点数

R2006a より前に導入