最新のリリースでは、このページがまだ翻訳されていません。このページの最新版は英語でご覧になれます。

Rounding Function

信号に対して丸め関数を適用

このページをすべて展開する

ライブラリ:
Simulink / Math Operations

説明

Rounding Function ブロックは、入力端子の各要素を丸めて出力信号を生成します。

[関数] パラメーターリストから丸めのタイプを選択します。ブロックアイコンに、選択した関数名が表示されます。

ヒント

ベクトル出力または行列出力が必要な場合は、Rounding Function を使用します。

端子

入力

すべて展開する

`Port_1` — 入力信号
スカラー | ベクトル | 行列

丸め関数が適用される入力信号。

データ型: single | double

出力

すべて展開する

`Port_1` — 出力信号
スカラー | ベクトル | 行列

丸め関数が入力信号に適用された後の出力信号。出力信号は、入力と同じ次元とデータ型となります。出力信号の各要素は、入力信号の対応する要素に、選択した丸め関数を適用した結果です。

データ型: single | double

パラメーター

すべて展開する

`関数` — 丸め関数
`floor` (既定値) | `ceil` | `round` | `fix`

入力信号に適用する丸め関数を選択します。

丸め関数	入力信号の各要素を丸めます。
`floor`	負の無限大方向に最も近い整数値
`ceil`	正の無限大方向に最も近い整数
`round`	最も近い整数
`fix`	ゼロ方向に最も近い整数

プログラムでの使用

ブロックパラメーター: Operator

型: 文字ベクトル

値: 'floor' | 'ceil' | 'round' | 'fix'

既定の設定: 'floor'

`サンプル時間` — サンプル時間を `-1` 以外の値として指定
`-1` (既定値) | スカラー | ベクトル

サンプル時間を -1 以外の値で指定します。詳細については、サンプル時間の指定を参照してください。

依存関係

このパラメーターは、明示的に -1 以外の値に設定されていない限り表示されません。詳細は、サンプル時間が推奨されないブロックを参照してください。

プログラムでの使用

ブロックパラメーター: SampleTime

型: 文字ベクトル

値: スカラーまたはベクトル

既定の設定: '-1'

ブロックの特性

データ型	`double` \| `single`
直接フィードスルー	`はい`
多次元信号	`いいえ`
可変サイズの信号	`はい`
ゼロクロッシング検出	`いいえ`

拡張機能

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成
HDL Coder™ を使用して FPGA 設計および ASIC 設計のための Verilog および VHDL のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加のコンフィギュレーションオプションがあります。

HDL コード生成に関する要件

ブロックの HDL コード生成には、single データ型をブロックへの入力として使用し、ネイティブ浮動小数点モードを有効にする必要があります。[コンフィギュレーションパラメーター] ダイアログボックスで、[HDL コード生成] 、 [浮動小数点] ペインで、[ライブラリ] に対して [ネイティブ浮動小数点] を選択します。ネイティブ浮動小数点モードの使用の詳細については、HDL Coder のネイティブ浮動小数点サポート入門 (HDL Coder)およびネイティブ浮動小数点を使用したターゲットに依存しない HDL コードの生成 (HDL Coder)を参照してください。

HDL アーキテクチャ

このブロックには単一の既定の HDL アーキテクチャがあります。

HDL ブロックプロパティ

一般
ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は `0` です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
InputPipeline	生成されたコードに挿入する入力パイプラインステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は `0` です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプラインステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は `0` です。詳細については、OutputPipeline (HDL Coder)を参照してください。

ネイティブ浮動小数点
LatencyStrategy	浮動小数点演算子について、設計内のブロックを `inherit`、`Max`、`Min`、`Zero`、または `Custom` にマッピングするかどうかを指定します。既定の設定は `[inherit]` です。LatencyStrategy (HDL Coder)も参照してください。
NFPCustomLatency	値を設定するには [LatencyStrategy] を `Custom` に設定します。HDL Coder は [NFPCustomLatency] 設定に指定した値と等しいレイテンシを追加します。NFPCustomLatency (HDL Coder)も参照してください。