Model Info

モデルプロパティとモデル中のテキストを表示する

ライブラリ:
Simulink / Model-Wide Utilities
HDL Coder / Model-Wide Utilities

説明

Model Info ブロックは、モデルプロパティとモデルに関するテキストを、ブロックのマスクに表示します。Model Info ブロックのダイアログボックスで、そのブロックが表示するテキストの内容と書式が指定できます。ブロックに表示するモデルプロパティを選択できます。ブロックマスクに表示されるテキストで、Simulink^® はプロパティ名をモデル内のプロパティの現在の値に置き換えます。

例

可変伝達遅延の現象をもつシステムのシミュレーション

この例では、Simulink® を使用して可変伝達遅延の現象をモデル化する方法について、2 つの事例を示します。

モデルを開く

パラメーター

すべて展開する

表示するテキストとプロパティの指定 — 表示するテキストのコンテンツと形式
既定値なし

[Model Info ブロックに表示するテキストを入力] エディットボックスで、表示するテキストとプロパティを指定します。

エディットボックスで、ブロックマスクに表示するテキストを入力します。既定のテキスト Model Info を編集します。
ブロックマスクのモデルプロパティを表示するには、[モデルプロパティ] リストでプロパティを選択して、右矢印ボタンをクリックします。
ブロックは %<modelpropertyname> 形式のトークンをエディットボックスに追加します。ブロックマスクが表示するテキストで、Simulink はトークンをプロパティの値に置き換えます。
1. たとえば、[モデルプロパティ] リストで Description を選択して右矢印ボタンをクリックすると、次のトークン
```
%<Description>
```
  が右のエディットボックスに表示されます。
2. モデルプロパティの前に "Model description:" といった説明のテキストを追加することもできます。
3. [適用] または [OK] をクリックすると、Simulink でモデルエディターのブロックマスクにモデルプロパティの新しいテキストと現在の値が表示されます。
モデルプロパティの詳細は、プログラムによるモデル情報へのアクセスを参照してください。

ソース管理情報に関心がある場合は、ソース管理ツールの柔軟性のあるインターフェイスとしてプロジェクトを使用します。プロジェクトのソース管理を参照してください。

ブロックの特性

データ型
直達	`いいえ`
多次元信号	`いいえ`
可変サイズの信号	`いいえ`
ゼロクロッシング検出	`いいえ`

拡張機能

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

Model Info ブロックはコード生成時は無視されます。

HDL コード生成
HDL Coder™ を使用して FPGA 設計および ASIC 設計のための Verilog および VHDL のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加のコンフィギュレーションオプションがあります。

ベストプラクティス

HDL コード生成でターゲットとするモデル内の Model Info ブロックを使用する場合、Model Info ブロックで表示するよう入力するテキストでは ASCII 文字のみを使用することを検討してください。生成された HDL コードに非 ASCII 文字があると、RTL シミュレーションおよび合成ツールでコードのコンパイルが失敗する可能性があります。

HDL アーキテクチャ

このブロックには 1 つの既定の HDL アーキテクチャがあります。

HDL ブロックプロパティ

ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は `0` です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
InputPipeline	生成されたコードに挿入する入力パイプラインステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は `0` です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプラインステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は `0` です。詳細については、OutputPipeline (HDL Coder)を参照してください。

Model Info

説明

例

可変伝達遅延の現象をもつシステムのシミュレーション

パラメーター

表示するテキストとプロパティの指定 — 表示するテキストのコンテンツと形式
既定値なし

ブロックの特性

拡張機能

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成
HDL Coder™ を使用して FPGA 設計および ASIC 設計のための Verilog および VHDL のコードを生成します。

PLC コード生成
Simulink® PLC Coder™ を使用して構造化テキストコードを生成します。

バージョン履歴

参考

トピック

Model Info

説明

例

可変伝達遅延の現象をもつシステムのシミュレーション

パラメーター

表示するテキストとプロパティの指定 — 表示するテキストのコンテンツと形式 既定値なし

ブロックの特性

拡張機能

C/C++ コード生成 Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成 HDL Coder™ を使用して FPGA 設計および ASIC 設計のための Verilog および VHDL のコードを生成します。

PLC コード生成 Simulink® PLC Coder™ を使用して構造化テキスト コードを生成します。

バージョン履歴

参考

トピック

表示するテキストとプロパティの指定 — 表示するテキストのコンテンツと形式
既定値なし

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成
HDL Coder™ を使用して FPGA 設計および ASIC 設計のための Verilog および VHDL のコードを生成します。

PLC コード生成
Simulink® PLC Coder™ を使用して構造化テキストコードを生成します。