Model Info

モデルプロパティとモデル中のテキストを表示する

ライブラリ:
Simulink / Model-Wide Utilities
HDL Coder / Model-Wide Utilities

説明

Model Info ブロックは、モデルプロパティとモデルに関するテキストを、ブロックのマスクに表示します。Model Info ブロックのダイアログボックスで、そのブロックが表示するテキストの内容と書式が指定できます。ブロックに表示するモデルプロパティを選択できます。ブロックマスクに表示されるテキストで、プロパティ名がモデル内のプロパティの現在の値に置き換えられます。

例

可変伝達遅延の現象をもつシステムのシミュレーション

この例では、Simulink® を使用して可変伝達遅延の現象をモデル化する方法について、2 つの事例を示します。

モデルを開く

パラメーター

すべて展開する

Model Info ブロックに表示するテキストを入力 — 表示するテキストのコンテンツと形式
`Model Info` (既定値) | テキスト

ブロックマスクに表示するテキストとプロパティを指定します。既定のテキスト Model Info を編集します。

ブロックマスクにモデルプロパティを表示するには、次のようにします。

[モデルプロパティ] リストでプロパティを選択します。
右矢印ボタンをクリックします。
ブロックは %<modelpropertyname> 形式のトークンをボックスに追加します。ブロックマスクに表示されるテキストで、トークンがプロパティの値に置き換えられます。

たとえば、[モデルプロパティ] リストで Description を選択して右矢印ボタンをクリックすると、右にあるボックスにトークン %<Description> が表示されます。モデルプロパティの前に “Model description:” のような説明のテキストを追加できます。[適用] または [OK] をクリックすると、更新されたテキストとモデルプロパティの現在の値がブロックマスクに表示されます。

モデルプロパティの説明については、プログラムによるモデル情報へのアクセスを参照してください。

ソース管理情報に関心がある場合は、ソース管理ツールの柔軟性のあるインターフェイスとしてプロジェクトを使用します。MATLAB での Git、MATLAB での SVN、およびMATLAB プロジェクトでのソース管理の使用を参照してください。

水平テキスト配置 — ブロックマスク上の水平方向のテキスト配置
`中央` (既定値) | `左` | `右`

ブロックマスク上のテキストの水平方向の配置を指定します。

ブロックフレームの表示 — ブロックマスクのフレーム
`on` (既定値) | `off`

ブロックフレーム (ブロックマスクの周囲の枠線) を表示するかどうかを指定します。

ブロックの特性

データ型
直達	`いいえ`
多次元信号	`いいえ`
可変サイズの信号	`いいえ`
ゼロクロッシング検出	`いいえ`

拡張機能

すべて展開する

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

Model Info ブロックはコード生成時は無視されます。

HDL コード生成
HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加のコンフィギュレーションオプションがあります。

ベストプラクティス

HDL コード生成でターゲットとするモデル内の Model Info ブロックを使用する場合、Model Info ブロックで表示するよう入力するテキストでは ASCII 文字のみを使用することを検討してください。生成された HDL コードに非 ASCII 文字があると、RTL シミュレーションおよび合成ツールでコードのコンパイルが失敗する可能性があります。

HDL アーキテクチャ

このブロックには 1 つの既定の HDL アーキテクチャがあります。

HDL ブロックプロパティ

ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は `0` です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
InputPipeline	生成されたコードに挿入する入力パイプラインステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は `0` です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプラインステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は `0` です。詳細については、OutputPipeline (HDL Coder)を参照してください。

Model Info

説明

例

可変伝達遅延の現象をもつシステムのシミュレーション

パラメーター

Model Info ブロックに表示するテキストを入力 — 表示するテキストのコンテンツと形式
`Model Info` (既定値) | テキスト

水平テキスト配置 — ブロックマスク上の水平方向のテキスト配置
`中央` (既定値) | `左` | `右`

ブロックフレームの表示 — ブロックマスクのフレーム
`on` (既定値) | `off`

ブロックの特性

拡張機能

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成
HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

PLC コード生成
Simulink® PLC Coder™ を使用して構造化テキストコードを生成します。

バージョン履歴

参考

トピック

Model Info

説明

例

可変伝達遅延の現象をもつシステムのシミュレーション

パラメーター

Model Info ブロックに表示するテキストを入力 — 表示するテキストのコンテンツと形式 Model Info (既定値) | テキスト

水平テキスト配置 — ブロック マスク上の水平方向のテキスト配置 中央 (既定値) | 左 | 右

ブロック フレームの表示 — ブロック マスクのフレーム on (既定値) | off

ブロックの特性

拡張機能

C/C++ コード生成 Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成 HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

PLC コード生成 Simulink® PLC Coder™ を使用して構造化テキスト コードを生成します。

バージョン履歴

参考

トピック

Model Info ブロックに表示するテキストを入力 — 表示するテキストのコンテンツと形式
`Model Info` (既定値) | テキスト

水平テキスト配置 — ブロックマスク上の水平方向のテキスト配置
`中央` (既定値) | `左` | `右`

ブロックフレームの表示 — ブロックマスクのフレーム
`on` (既定値) | `off`

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成
HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

PLC コード生成
Simulink® PLC Coder™ を使用して構造化テキストコードを生成します。