Bias

入力にバイアスを追加

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ライブラリ:
Simulink / Math Operations
HDL Coder / HDL Floating Point Operations
HDL Coder / Math Operations

説明

Bias ブロックは次の式に従って入力信号にバイアスすなわちオフセットを追加します。

Y = U + bias

ここで、U はブロック入力、Y は出力です。

例

モデルのソルバー ヤコビ行列構造の探索

この例では、Simulink® を使用してソルバーのヤコビ スパース パターンと、ソルバーのヤコビ スパース パターンおよび物理システムのコンポーネント間の依存関係の間のつながりを探索する方法を示します。自由移動ベースに配置された 3 つのメトロノームの同期をモデル化する Simulink モデルが使用されます。

モデルを開く

端子

入力

Port_1 — 入力信号

スカラー | ベクトル

出力信号を作成するためにバイアスが追加される入力信号。

データ型: half | single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | fixed point

出力

Port_1 — 出力信号

スカラー | ベクトル

バイアスを入力信号に追加した結果の出力信号。

データ型: half | single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | fixed point

パラメーター

バイアス — 入力信号に追加されるオフセット

0.0 (既定値) | scalar | vector

入力信号に加えるオフセットの値を指定します。

プログラムでの使用

ブロック パラメーター: Bias

型: 文字ベクトル

値: 実数、有限

既定の設定: '0.0'

整数オーバーフローで飽和 — 整数オーバーフロー発生時の動作の選択

オフ (既定値) | オン

動作	このアクションを行う理由	オーバーフロー発生時に起きること	例
このチェック ボックスをオンにする。	モデルでオーバーフローが発生する可能性があるので、生成コードに飽和保護を明示的に組み込むことをお勧めします。	オーバーフローは、データ型が表現できる最小値または最大値のいずれかに飽和します。	int8 (符号付き、8 ビット整数) データ型が表すことができる最大値は 127 です。この最大値を超えるブロックの演算結果により 8 ビット整数のオーバーフローが発生します。チェック ボックスがオンになっていると、ブロック出力は 127 で飽和します。同様に、ブロック出力は最小出力値である -128 で飽和します。
このチェック ボックスをオンにしない。	生成コードの効率を最適化することをお勧めします。 ブロックが範囲外の信号を処理する方法を指定しすぎないようにすることをお勧めします。詳細については、信号範囲のエラーのトラブルシューティングを参照してください。	オーバーフローは、データ型によって表現される適切な値にラップされます。	int8 (符号付き、8 ビット整数) データ型が表すことができる最大値は 127 です。この最大値を超えるブロックの演算結果により 8 ビット整数のオーバーフローが発生します。チェック ボックスをオフにすると、オーバーフローを引き起こした値は int8 として解釈され、意図しない結果が引き起こされる可能性があります。たとえば、int8 として表されるブロック結果 130 (バイナリで 1000 0010) は -126 です。

このチェック ボックスをオンにすると、飽和は出力や結果だけでなく、このブロックの内部演算すべてに適用されます。通常、オーバーフローが可能ではない場合は、コード生成プロセスで検出されます。この場合、コード ジェネレーターでは飽和コードは生成されません。

プログラムでの使用

ブロック パラメーター: DoSatur

型: 文字ベクトル

値: 'off' | 'on'

既定の設定: 'off'

ブロックの特性

データ型	double | fixed point | half | integer | single
直達	はい
多次元信号	いいえ
可変サイズの信号	はい
ゼロクロッシング検出	いいえ

拡張機能

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成

HDL Coder™ を使用して FPGA 設計および ASIC 設計のための Verilog および VHDL のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加のコンフィギュレーション オプションがあります。

HDL アーキテクチャ

このブロックには 1 つの既定の HDL アーキテクチャがあります。

HDL ブロック プロパティ

ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は 0 です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
InputPipeline	生成されたコードに挿入する入力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、OutputPipeline (HDL Coder)を参照してください。

PLC コード生成
Simulink® PLC Coder™ を使用して構造化テキスト コードを生成します。

固定小数点の変換
Fixed-Point Designer™ を使用して固定小数点システムの設計とシミュレーションを行います。

バージョン履歴

R2006a より前に導入

参考

Add | Gain | Divide