シミュレーションとコード生成の予想される相違点次の条件によって、シミュレーションと生成コード間で異なる結果が生じる可能性があります。
この違いは、非有限の値である NaN または inf により発生します。その場合、モデル コンフィギュレーションを検証して NaN や inf が生じる条件を排除してください。
コード最適化Simulink Coder™ ビルド プロセスは、効率的な逆行列演算と除算のコードを提供します。次の表で、各種の利点およびそれぞれの利点が利用可能なタイミングについて説明します。
| 利点 | 小規模の行列
(2 行 2 列 ～ 5 行 5 列) | 中規模の行列
(6 行 6 列 ～ 20 行 20 列) | 大規模の行列
(20 行 20 列超) |
|---|
| より高速なコード実行時間 (R2011a 以前のリリースに対する比較) | あり | なし | あり |
| ROM/RAM 使用量抑制 (R2011a 以前のリリースに対する比較) | 実数値の場合は「あり」 | 実数値の場合は「あり」 | 実数値の場合は「あり」 |
| 変数の再利用 | あり | あり | あり |
| デッド コード除去 | あり | あり | あり |
| 定数畳み込み | あり | あり | あり |
| 式の畳み込み | あり | あり | あり |
| MATLAB Coder の結果との整合性 | あり | あり | あり |
3 つ以上の異なる次元の入力があるブロックの場合、コードには中間結果の一時変数を格納するバッファーが別途含まれている場合があります。
HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加のコンフィギュレーション オプションがあります。
メモ
生成された HDL コードをターゲット ハードウェアに展開するには、[コンフィギュレーション パラメーター] ダイアログ ボックスの [ハードウェア実行] ペインで [符号付き整数の除算の丸め] パラメーターが [ゼロ] または [負方向] に設定されていることを確認します。
HDL に最適化された除算演算を実行するには、Product ブロックを Divide ブロックに逆数モードで接続します。
HDL アーキテクチャDivide ブロックは [入力の数] が */ に設定された Product ブロックと同じです。
| アーキテクチャ | パラメーター | 説明 |
|---|
Linear (既定)
| なし | HDL コード内で除算 (/) 演算を生成します。 |
ShiftAdd | UsePipelines | 複数のシフト演算と加算演算を実行して商を計算する非回復型除算アルゴリズムを使用して、固定小数点型で除算演算を実行します。このアーキテクチャでは、ニュートン・ラフソンの近似法と比較して精度が向上しています。 このアーキテクチャを使用する場合にターゲット FPGA デバイスで高い最大クロック周波数を実現するには、[UsePipelines] HDL ブロック プロパティを on に設定します。 固定小数点データ型を使用する場合、HDL コードを生成するには次の条件を満たす必要があります。 入力の語長 (WL) は 63 未満でなければなりません。 [Max(WL input1, WL input2) + Abs(FL Difference)] は 63 未満でなければなりません。ここで、小数部の長さ (FL) の差分は下記で与えられます。
FL Difference = FL input1 - (FL input2 + FL output)
|
逆数モード
[入力の数] が / に設定される場合、Divide ブロックは逆数モードになります。
このブロックには、生成されたコードで追加のレイテンシを導入するマルチサイクル実装があります。追加されたレイテンシを確認するには、生成されたモデルまたは検証モデルを表示します。生成されたモデルと検証モデル (HDL Coder)を参照してください。
逆数モードでは、Divide ブロックには、次の表に示す HDL ブロック実装があります。
| アーキテクチャ | パラメーター | 追加のレイテンシのサイクル | 説明 |
|---|
Linear (既定)
| なし | 0 | 逆数を計算する場合、HDL 除算 (/) 演算子を使用して除算を実装します。 |
ReciprocalRsqrtBasedNewton | Iterations | 符号付き入力: Iterations + 5 符号なし入力: Iterations + 3 | 反復ニュートン法を使用します。領域を最適化するにはこのオプションを選択します。 Iterations の既定値は 3 です。
Iterations の推奨値は 2 から 10 の間です。Iterations が推奨範囲外の場合、HDL Coder はメッセージを表示されます。
|
ReciprocalRsqrtBasedNewtonSingleRate | Iterations | 符号付き入力: (Iterations * 4) + 8 符号なし入力: (Iterations * 4) + 6 | シングル レートのパイプライン化されたニュートン法を使用します。速度を最適化する場合、またはシングル レート実装を行う場合は、このオプションを選択します。 Iterations の既定値は 3 です。
Iterations の推奨値は 2 から 10 の間です。Iterations が推奨範囲外の場合、コーダーはメッセージを表示します。
|
ShiftAdd | UsePipelines | 符号付き入力: (入力語長 +4) 符号なし入力: (入力語長 +4) | 複数のシフト演算と加算演算を実行して逆数を計算する非回復型除算アルゴリズムを使用して、固定小数点型で逆数の演算を実行します。このアーキテクチャでは、ニュートン・ラフソンの近似法と比較して精度が向上しています。 このアーキテクチャを使用する場合にターゲット FPGA デバイスで高い最大クロック周波数を実現するには、[UsePipelines] HDL ブロック プロパティを on に設定します。 固定小数点データ型を使用する場合、HDL コードを生成するには次の条件を満たす必要があります。 入力の語長 (WL) は 63 以下でなければなりません。 [WL input + Abs(FL Sum)] は 63 以下でなければなりません。ここで、 FL Sum は下記で与えられます。
FL sum = FL input + FL output
|
ニュートン・ラフソン法反復法:
[ReciprocalRsqrtBasedNewton] および [ReciprocalRsqrtBasedNewtonSingleRate] は、次の式でニュートン・ラフソン法を実装します。
HDL コード生成では、[ShiftAdd] の divide (*/) 演算と reciprocal (/) 演算に対して異なる出力データ型がサポートされます。ブロックに対して次の出力データ型を使用できます。
継承: 内部ルールによる継承
継承: MSB を保持
継承: スケーリングの一致
継承: 逆伝播による継承
継承: 1 番目の入力と同じ
整数型 (uint8,int8,uint16,int16,uint32,int32,uint64,int64)
固定小数点データ型
HDL ブロック プロパティ| 一般 |
|---|
| ConstrainedOutputPipeline | 既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は 0 です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。 |
| DSPStyle | 乗算器のマッピングの合成属性。既定の設定は [なし] です。DSPStyle (HDL Coder)も参照してください。 このプロパティを以下で使用します。
|
| InputPipeline | 生成されたコードに挿入する入力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、InputPipeline (HDL Coder)を参照してください。 |
| OutputPipeline | 生成されたコードに挿入する出力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、OutputPipeline (HDL Coder)を参照してください。 |
| LatencyStrategy | このプロパティを有効にするには、HDL アーキテクチャを [ShiftAdd] に設定します。設計内のブロックを、固定小数点型と浮動小数点型の MAX、CUSTOM、または ZERO レイテンシにマッピングするかどうかを指定します。既定値は [MAX] です。LatencyStrategy (HDL Coder)も参照してください。 |
| CustomLatency | このプロパティを有効にするには、HDL アーキテクチャを [ShiftAdd] に設定します。[LatencyStrategy] が [CUSTOM] に設定されている場合、このプロパティを使用して、固定小数点型の [ZERO] と [MAX] の間のカスタム レイテンシ値を指定します。LatencyStrategy (HDL Coder)も参照してください。 |
| ネイティブ浮動小数点 |
|---|
| HandleDenormals | HDL Coder で追加のロジックを挿入して設計で非正規数を処理するかどうかを指定します。非正規数とは、その大きさが仮数の先頭にゼロを付けずに表現できる最小の浮動小数点数より小さい数値のことです。既定の設定は [inherit] です。HandleDenormals (HDL Coder)も参照してください。 |
| NFPCustomLatency | 値を指定するには [LatencyStrategy] を Custom に設定します。HDL Coder は [NFPCustomLatency] 設定に指定した値と等しいレイテンシを追加します。NFPCustomLatency (HDL Coder)も参照してください。 |
| MantissaMultiplyStrategy | コード生成中に仮数乗算演算を実装する方法を指定します。さまざまな設定を使用することで、ターゲット FPGA デバイスでの DSP の使用方法を制御できます。既定の設定は [inherit] です。MantissaMultiplyStrategy (HDL Coder)も参照してください。 |
| DivisionAlgorithm | Radix-2 または Radix-4 のどちらのアルゴリズムを使用して浮動小数点の除算を実行するのかを指定します。Radix-2 モードでは、レイテンシと周波数の間にトレードオフがあります。Radix-4 モードでは、レイテンシとリソース使用率の間にトレードオフがあります。詳細については、DivisionAlgorithm (HDL Coder)を参照してください。 |
Divide ブロックと Reciprocal ブロックでの固定小数点型のレイテンシ計算を確認するには、MATLAB コマンド プロンプトで、次を入力します。
複素数データのサポートこのブロックは複素信号を使用する除算のコード生成をサポートしません。
制限逆数モードで Divide ブロックを使用する場合、次の制限が適用されます。
Divide ブロックの場合、[ゼロ方向] および [最も簡潔] な丸めモードがサポートされています。
