このページの内容は最新ではありません。最新版の英語を参照するには、ここをクリックします。

Decrement Real World

R2026a

信号の実際値から 1 を減算

• 

Decrement Real World block

To add a block to a model, double-click the canvas and start typing the block name. Then, select the block from the list.

ライブラリ:
Simulink / Additional Math & Discrete / Additional Math: Increment - Decrement
HDL Coder / Math Operations

説明

Decrement Real World ブロックは、信号の実際値から 1 を減算します。オーバーフローは、常にラップします。

例

実際値のインクリメントおよびデクリメント

この例は、次のブロックを使用して、信号の実際値を増減する方法を示します。

• Increment Real World

• Decrement Real World

• Decrement Time To Zero

• Decrement To Zero

Scope ブロックは、振幅が 5 の Sine Wave ブロックの出力と、その信号を 1 インクリメントまたは 1 デクリメントした実際値を示します。

Scope1 ブロックは、振幅が 3 の Sine Wave ブロックの出力と、Decrement To Zero ブロックおよび Decrement Time To Zero ブロックの以下のような出力を示します。

• Decrement To Zero ブロックは、入力正弦波を 1 だけ減少させるとともに、値が決して 0 を下回らないようにします。

• Decrement Time To Zero ブロックは、入力正弦波をサンプル時間 Ts 分減少させるとともに、値が決して 0 を下回らないようにします。

端子

入力

Port_1 — 入力信号

スカラー | ベクトル | 行列

入力信号。スカラー、ベクトルまたは行列として指定します。

データ型: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | fixed point

出力

Port_1 — 出力信号

スカラー | ベクトル | 行列

入力信号の実際値から 1 を減算した結果が出力になります。オーバーフローは、常にラップします。出力のデータ型と次元は、入力と同じです。

データ型: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | fixed point

ブロックの特性

データ型	double | fixed point | integer | single
直達	いいえ
多次元信号	いいえ
可変サイズの信号	はい
ゼロクロッシング検出	いいえ

拡張機能

C/C++ コード生成

Simulink® Coder™ を使用して C および C++ コードを生成します。

コード ジェネレーターは、生成されたコード内で非アトミックなマスク Subsystem ブロックを構成する基本ブロックを明示的にグループ化しません。この柔軟さのために、コード生成がより効率化されます。[Atomic サブシステムとして扱う] オプションを選択して、マスク Subsystem ブロックがアトミック単位として実行されるように設定することでグループ化できる場合もあります。

HDL コード生成

HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加のコンフィギュレーション オプションがあります。

HDL アーキテクチャ

このブロックには 1 つの既定の HDL アーキテクチャがあります。

HDL ブロック プロパティ

ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は 0 です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
InputPipeline	生成されたコードに挿入する入力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、OutputPipeline (HDL Coder)を参照してください。
SynthesisAttributes	モデルのブロックとブロック出力信号の合成属性を指定します。生成された HDL コードには、これらの属性が含まれます。詳細については、SynthesisAttributes (HDL Coder)を参照してください。

固定小数点の変換
Fixed-Point Designer™ を使用して固定小数点システムの設計とシミュレーションを行います。

バージョン履歴

R2006a より前に導入

R2026a: ブロックとブロック出力信号の合成属性の指定

[SynthesisAttributes] HDL ブロック プロパティを使用して、ブロックとその出力信号の合成属性を指定します。HDL Coder は、生成される HDL コードにこれらの属性を含めます。

参考

Decrement Stored Integer | Decrement Time To Zero | Decrement To Zero | Increment Real World

トピック

• 固定小数点数