Decrement To Zero

信号の実際値から 1 を減算 (ただし、ゼロまで)

ライブラリ:
Simulink / Additional Math & Discrete / Additional Math: Increment - Decrement

説明

Decrement To Zero ブロックは、信号の実際値から 1 を減算します。出力がゼロ未満になることはありません。

例

実際値のインクリメントおよびデクリメント

この例では、Increment Real World、Decrement Real World、Decrement Time To Zero、および Decrement To Zero ブロックを使用して、信号の実際値を増減する方法を示します。

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端子

入力

すべて展開する

Port_1 — 入力信号
スカラー | ベクトル | 行列

入力信号。スカラー、ベクトルまたは行列として指定します。

出力

すべて展開する

Port_1 — 出力信号
スカラー | ベクトル | 行列

入力信号の実際値から 1 を減算した結果が出力になります。出力がゼロ未満になることはありません。出力のデータ型と次元は、入力と同じです。

ブロックの特性

データ型	`double` \| `fixed point` \| `integer` \| `single`
直達	`はい`
多次元信号	`いいえ`
可変サイズの信号	`いいえ`
ゼロクロッシング検出	`いいえ`

拡張機能

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

コードジェネレーターは、生成されたコード内で非アトミックなマスク Subsystem ブロックを構成する初期ブロックを明示的にグループ化しません。この柔軟さのために、コード生成がより効率化されます。[Atomic サブシステムとして扱う] オプションを選択して、マスク Subsystem ブロックがアトミック単位として実行されるように設定することでグループ化できる場合もあります。

HDL コード生成
HDL Coder™ を使用して FPGA 設計および ASIC 設計のための Verilog および VHDL のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加のコンフィギュレーションオプションがあります。

HDL アーキテクチャ

このブロックには 1 つの既定の HDL アーキテクチャがあります。

HDL ブロックプロパティ

ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は `0` です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
InputPipeline	生成されたコードに挿入する入力パイプラインステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は `0` です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプラインステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は `0` です。詳細については、OutputPipeline (HDL Coder)を参照してください。