FPGA 浮動小数点ライブラリのマッピングに対する HDL Coder のサポート
HDL Coder™ ブロック ライブラリでは、Simulink® ブロックのサブセットで浮動小数点ライブラリ マッピングがサポートされます。サブセットには次が含まれます。
加算、乗算および複雑な三角正弦および余弦関数などの基本的な数学演算を実行するブロック。これらのブロックは、ターゲット FPGA デバイスで 1 つ以上の浮動小数点 IP ユニットにマッピングされます。
離散ブロック、信号の経路指定を行うブロック、行列連結などの数学演算を実行するブロック。これらのブロックは、ターゲット FPGA デバイスで浮動小数点 IP ユニットにマッピングされる必要はありません。
FPGA 浮動小数点ターゲット IP にマッピングされるサポートされているブロック
次の表は、FPGA 浮動小数点 IP コアにマッピングできる Simulink ブロックをまとめています。
浮動小数点 IP コアにマッピングするとき、一部のブロックにはモードの制約があります。
メモ
一部のブロックは、サードパーティ製ハードウェアの浮動小数点 IP コアにマッピングされません。たとえば、Abs ブロックは Altera® ターゲット IP コアにマッピングされますが、Xilinx® ターゲット IP コアにはマッピングされません。
ブロック | Altera Megafunction IP (ALTFP および ALTERA FP 関数) | Xilinx LogiCORE IP | AMD® 浮動小数点ライブラリ IP | 注意と制限 |
---|---|---|---|---|
Abs | ✓ | — | ||
Add | ✓ | ✓ | ✓ | — |
Bias | ✓ | ✓ | — | |
Compare To Constant | ✓ | ✓ | — | |
Compare To Zero | ✓ | ✓ | — | |
Data Type Conversion | ✓ | ✓ |
| |
Decrement Real World | ✓ | ✓ | — | |
Discrete FIR Filter | ✓ | ✓ | — | |
Discrete Transfer Fcn | ✓ | ✓ | — | |
Discrete-Time Integrator | ✓ | ✓ | — | |
Divide | ✓ | ✓ | — | |
Dot Product | ✓ | ✓ | ||
Gain | ✓ | ✓ | ✓ | — |
Math Function | ✓ |
| ||
MinMax | ✓ | ✓ | — | |
Multiply-Add | ✓ | ✓ | — | |
Product | ✓ | ✓ | ✓ |
|
Product of Elements | ✓ | ✓ |
| |
Reciprocal Sqrt | ✓ | — | ||
Relational Operator | ✓ | ✓ | — | |
Sqrt | ✓ | ✓ | — | |
Subtract | ✓ | ✓ | ✓ | — |
Sum | ✓ | ✓ | ✓ |
|
Sum of Elements | ✓ | ✓ |
| |
Trigonometric Function | ✓ |
| ||
Unary Minus | ✓ | ✓ | — |
FPGA 浮動小数点ターゲット IP にマッピングする必要がないサポートされているブロック
以下は、HDL コードを生成するが、FPGA 浮動小数点 IP コアにマッピングする必要がない Simulink ブロックです。
Downsample (DSP System Toolbox)
制御入力が
[u2 ~= 0]
以外の Switch ブロック。Upsample (DSP System Toolbox)
FPGA 浮動小数点ライブラリのマッピングの制限事項
複素数データ型はサポートされません。
ストリーミング最適化は、浮動小数点ライブラリ マッピングではサポートされていません。
リソース共有の最適化は、Unary Minus および Abs ブロックではサポートされていません。
IP コアの生成および Simulink Real-Time™ FPGA I/O ワークフローの場合、DUT の端子に浮動小数点データ型は使用できません。
ベンダーの浮動小数点ライブラリにマッピングするときは、
Nearest
の整数丸めモードのみを使用します。ベンダーの浮動小数点ライブラリ
[AMDFloatingPointOperators]
については、コシミュレーション モデルの生成はサポートされていません。