Compare To Zero

信号をゼロと比較する方法の定義

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ライブラリ:
Simulink / Logic and Bit Operations
HDL Coder / Logic and Bit Operations

説明

Compare To Zero ブロックは入力信号をゼロと比較します。[演算子] パラメーターで、入力をゼロと比較する方法を指定します。

出力は、比較が false の場合は 0 であり、true の場合は 1 です。

例

可変サイズの信号の基本操作

以下の例では、可変サイズの信号を生成する方法を説明します。また、この信号に適用可能な一部の操作について説明します。この例では、可変サイズの信号に関連する基本操作を紹介します。

モデルを開く

端子

入力

Port_1 — 入力信号

スカラー | ベクトル | 行列

スカラー、ベクトル、または行列として指定した入力信号をゼロと比較します。入力データ型がゼロを表現できない場合、パラメーター オーバーフローが発生します。このオーバーフローを検出するには、[コンフィギュレーション パラメーター] ダイアログ ボックスの [診断]、[データ有効性] ペインに移動して、[パラメーター]、[オーバーフローの検出] を [警告] または [エラー] に設定します。

この場合、ブロックは入力信号を入力データ型の "グラウンド値" と比較します。たとえば、型 fixdt(0,8,2^0,10) の入力信号がある場合、入力データ型はバイアスが 10 なので、10 ～ 265 の符号なし 8 ビット整数を表現できます。グラウンド値は 0 ではなく 10 です。

データ型: half | single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point

出力

Port_1 — 出力信号

0 | 1 | スカラー | ベクトル | 行列

出力は、比較が false の場合は 0 であり、true の場合は 1 です。

ブロック出力は、uint8 か boolean になります。これは、[出力データ型] パラメーターの指定に応じて決まります。

データ型: uint8 | Boolean

パラメーター

演算子 — 論理演算子

<= (既定値) | == | ~= | < | >= | >

このパラメーターには、次の値を指定できます。

• == - 入力がゼロに等しいかどうかを調べます。

• ~= - 入力がゼロに等しくないかどうかを調べます。

• < - 入力がゼロより小さいかどうかを調べます。

• <= - 入力がゼロ以下であるかどうかを調べます。

• > - 入力がゼロより大きいかどうかを調べます。

• >= - 入力がゼロ以上であるどうかを調べます。

プログラムでの使用

ブロック パラメーター: relop

型: 文字ベクトル

値: '==' | '~='| '<' |'<='| '>='| '>'

既定の設定: '<='

出力データ型 — 出力のデータ型

boolean (既定値) | uint8

出力のデータ型 ([boolean] または [uint8]) を指定します。

プログラムでの使用

ブロック パラメーター: OutDataTypeStr

型: 文字ベクトル

値: 'boolean' | 'uint8'

既定の設定: 'boolean'

ゼロクロッシング検出を有効にする — ゼロクロッシング検出を有効にする場合に選択

オン (既定値) | オフ

ゼロクロッシング検出を有効にする場合は選択します。詳細については、ゼロクロッシング検出を参照してください。

プログラムでの使用

ブロック パラメーター: ZeroCross

型: 文字ベクトル

値: 'off' | 'on'

既定の設定: 'on'

ブロックの特性

データ型	Boolean | double | fixed point | half | integer | single
直達	はい
多次元信号	はい
可変サイズの信号	はい
ゼロクロッシング検出	はい

拡張機能

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成

HDL Coder™ を使用して FPGA 設計および ASIC 設計のための Verilog および VHDL のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加のコンフィギュレーション オプションがあります。

HDL アーキテクチャ

このブロックには 1 つの既定の HDL アーキテクチャがあります。

HDL ブロック プロパティ

ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は 0 です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
InputPipeline	生成されたコードに挿入する入力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、OutputPipeline (HDL Coder)を参照してください。

複素数データのサポート

このブロックは、複素信号のコード生成をサポートしています。

PLC コード生成
Simulink® PLC Coder™ を使用して構造化テキスト コードを生成します。

固定小数点の変換
Fixed-Point Designer™ を使用して固定小数点システムの設計とシミュレーションを行います。

バージョン履歴

R2006a より前に導入

参考

Compare To Constant | Logical Operator | Bitwise Operator | String Compare