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Compare To Constant

指定した定数と信号を比較する方法の定義

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ライブラリ:
Simulink / Logic and Bit Operations
HDL Coder / Logic and Bit Operations

説明

Compare To Constant ブロックは、入力信号を定数と比較します。[定数値] パラメーターに定数を指定します。[演算子] パラメーターで、入力を定数値と比較する方法を指定します。

例

大数の法則の説明

この例では、MATLAB System ブロックを使用して、大数の法則を説明する方法を示します。

• モデルを開く

端子

入力

Port_1 — 入力信号

スカラー | ベクトル | 行列

スカラー、ベクトル、または行列として指定した入力信号を定数と比較します。ブロックはまず [定数値] パラメーターを入力データ型に変換し、指定された演算を実行します。

データ型: half | single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated | bus

出力

Port_1 — 出力信号

0 | 1 | ベクトル | 行列

出力は、比較が false の場合は 0 であり、true の場合は 1 です。

データ型: uint8 | Boolean

パラメーター

演算子 — 論理演算子

<= (既定値) | == | ~= | < | >= | >

このパラメーターは、次のような値を取ります。

• == - 入力が指定された定数と等しいかどうかを調べます。

• ~= - 入力が指定された定数と等しくないかどうかを調べます。

• < - 入力が指定された定数より小さいかどうかを調べます。

• <= - 入力が指定された定数以下であるかどうかを調べます。

• > - 入力が指定された定数より大きいかどうかを調べます。

• >= - 入力が指定された定数以上であるかどうかを調べます。

プログラムでの使用

ブロック パラメーター: relop

型: 文字ベクトル

値: '==' | '~='| '<' |'<='| '>='| '>'

既定の設定: '<='

定数値 — 比較する定数

定数

入力と比較する定数値を指定します。

プログラムでの使用

ブロック パラメーター: const

型: 文字ベクトル

値: スカラー | ベクトル | 行列 | N 次元配列

既定の設定: '3.0'

出力データ型 — 出力のデータ型

boolean (既定値) | uint8

出力のデータ型 ([boolean] または [uint8]) を指定します。

プログラムでの使用

ブロック パラメーター: OutDataTypeStr

型: 文字ベクトル

値: 'boolean' | 'uint8'

既定の設定: 'boolean'

ゼロクロッシング検出を有効にする — ゼロクロッシング検出を有効にする場合に選択

'on' (既定値) | 'off'

ゼロクロッシング検出を有効にする場合は選択します。詳細については、ゼロクロッシング検出を参照してください。

プログラムでの使用

ブロック パラメーター: ZeroCross

型: 文字ベクトル

値: 'off' | 'on'

既定の設定: 'on'

ブロックの特性

データ型	Boolean | double | enumerated | fixed point | half | integer | single
直達	はい
多次元信号	はい
可変サイズの信号	はい
ゼロクロッシング検出	はい

詳細

モデル カバレッジ

Simulink^® Coverage™ ライセンスがある場合、Compare To Constant ブロックは条件カバレッジの対象になります。

条件カバレッジでは以下の内容が測定されます。

• 入力と指定された定数の比較が真になる回数

• 入力と指定された定数の比較が偽になる回数

[関係演算子の境界] (Simulink Coverage) カバレッジ メトリクスを選択すると、Compare To Constant ブロックは関係演算子の境界カバレッジの対象になります。詳細については、関係演算子の境界カバレッジ (Simulink Coverage)を参照してください。

拡張機能

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成

HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加のコンフィギュレーション オプションがあります。

HDL アーキテクチャ

このブロックには 1 つの既定の HDL アーキテクチャがあります。

HDL ブロック プロパティ

ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は 0 です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
InputPipeline	生成されたコードに挿入する入力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプライン ステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、OutputPipeline (HDL Coder)を参照してください。

複素数データのサポート

このブロックは、複素信号のコード生成をサポートしています。

PLC コード生成
Simulink® PLC Coder™ を使用して構造化テキスト コードを生成します。

固定小数点の変換
Fixed-Point Designer™ を使用して固定小数点システムの設計とシミュレーションを行います。

バージョン履歴

R2006a より前に導入

参考

Compare To Zero | Logical Operator | Combinatorial Logic