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FPGA インザループ
シミュレータとボードの間に FPGA インザループ リンクを作成すると、次のことが可能になります。
Simulink® または MATLAB® のアルゴリズムに対して HDL 実装を直接検証します。
Simulink または MATLAB からのデータとテスト シナリオを FPGA 上の HDL 設計に適用します。
既存の HDL コードを Simulink または MATLAB で開発中のモデルと統合します。
FPGA インザループ (FIL) シミュレーションを使用する前に、ボードのサポート パッケージをダウンロードする必要があります。FPGAボードサポートパッケージをダウンロードを参照してください。あるいは、FIL シミュレーションで使用するカスタム ボード定義ファイルを手動で作成することもできます。FPGA ボードのカスタマイズを参照してください。
ボード サポート パッケージをダウンロードしたら、シミュレーション ワークフローを選択します。FPGAインザループシミュレーションワークフローを参照してください。FIL シミュレーションの仕組みについては、FPGAインザループ シミュレーション を参照してください。
アプリ
| HDL Verifier | HDL検証アーティファクトを生成し、Simulinkサブシステムから検証ワークフローに従う |
| FPGA-in-the-Loop Wizard | 既存の HDL ファイルから FPGA インザループ (FIL) ブロックまたは System object を生成します。 |
| Logic Analyzer | 遷移と状態を経時的に可視化、測定、解析します |
オブジェクト
hdlverifier.FILSimulation | MATLAB による FIL シミュレーション |
hdlverifier.FILFreeRunning | Free-running FIL simulation with MATLAB (R2024b 以降) |
関数
filProgramFPGA | プログラミングファイルをFPGAにロードする |
programFPGA | FILSimulation または FILFreeRunning システム オブジェクトに関連付けられたプログラミング ファイルを FPGA にロードします。 |
writePort | Send data to DUT ports (R2024b 以降) |
readPort | Receive data from DUT ports (R2024b 以降) |
ブロック
| FIL Simulation | Simulink の FPGA ハードウェア上で HDL コードをシミュレートする |
トピック
概要
- FPGAインザループシミュレーションワークフロー
ブロックまたは System object™ の生成を選択し、FIL ウィザードを使用するか HDL ワークフロー アドバイザーを使用するかを決定します。 - FPGAインザループ シミュレーション
FPGA インザループ (FIL) シミュレーションでは、Simulink または MATLAB ソフトウェアを使用して、既存の HDL コードの設計を実際のハードウェアでテストする機能が提供されます。
FIL の要件と準備
- FILインターフェース生成のためのDUTの準備
ブロックおよび System object の FIL シミュレーションに関する DUT ガイドライン。 - FPGAボードサポートパッケージをダウンロード
FPGA ボード サポート パッケージには、FPGA インザループ (FIL) シミュレーション、FPGA データ キャプチャ、または AXI マネージャーでサポートされているすべてのボードの定義ファイルが含まれています。 - FPGA設計ソフトウェアツールのセットアップ
MATLAB パスを AMD®、Microchip、および Intel® ソフトウェアに設定します。 - ガイド付きハードウェアセットアップ
FPGA インザループ、AXI マネージャー、または FPGA データ キャプチャで使用するためにハードウェアを構成するための自動サポート パッケージ セットアップ プロセスの手順について説明します。 - 手動ハードウェア設定
FIL 用のハードウェアとハードウェア ツールを準備するために必要な手順について説明します。 - ロジックアナライザを構成する
ロジック アナライザーで設定を調整します。
レガシーコードから FIL インターフェースを生成する
- FILウィザードによるブロック生成
既存の HDL ソース ファイルから FPGA インザループ ブロックを生成し、FPGA 実装を Simulink シミュレーションに含めます。 - FIL ウィザードによるシステムオブジェクトの生成
既存の HDL ソース ファイルから FPGA インザループ System object を生成し、FPGA 実装を MATLAB シミュレーションに含めます。 - FPGA インザループを使用した PID コントローラの HDL 実装の検証
この例では、HDL Verifier™ を使用して FPGA インザループ(FIL) アプリケーションを設定する方法を示します。 - FPGA インザループを使用したデジタルアップコンバータの検証
この例では、FPGA インザループシミュレーションを使用して、Filter Design HDL Coder™ で生成されたデジタル アップコンバーター設計を検証する方法を示します。
フリーランニングFIL
- What Is Free-Running FPGA-in-the-Loop?
Introduction and requirements for free-running FIL. - Execute Free-Running FPGA-in-the-Loop
Generate a free-running FPGA-in-the-Loop System object, then include the FPGA implementation in a MATLAB simulation.
MATLAB コードから FIL システム オブジェクトを生成する (HDL Coder ライセンスが必要)
- MATLAB 向け HDL ワークフロー アドバイザーによる FIL シミュレーション
HDL ワークフロー アドバイザーを使用して、FPGA インザループ System object とテスト ベンチを生成します。
Simulink モデルから FIL ブロックを生成する (HDL Coder ライセンスが必要)
- HDL ワークフロー アドバイザーを使用したテスト ベンチの生成とコード カバレッジの有効化 (HDL Coder)
HDL ワークフロー アドバイザーを使用して生成された HDL コード用にテスト ベンチとコード カバレッジを生成します。 - Simulink 向け HDL ワークフロー アドバイザーを使用した FIL シミュレーション
HDL ワークフロー アドバイザーを使用して FPGA インザループ モデルを生成します。
トラブルシューティング
一般的なエラー メッセージと問題の修正。
注目の例
MATLAB システム オブジェクトを使用した FPGA インザループ シミュレーション
この例では、MATLAB ® System Object™ と FPGA を使用して、Verilog で記述されたサイズ 8 の高速フーリエ変換 (FFT) のレジスタ転送レベル (RTL) 設計を検証します。FFT は、信号の周波数分布を生成するためにデジタル信号処理でよく使用されます。
MATLAB システム オブジェクトと FPGA インザループを使用して Viterbi デコーダを検証する
この例では、MATLAB® System object と FPGA インザループを使用して、FPGA 上で VHDL® で実装された Viterbi デコーダーをシミュレートする方法を示します。
コシミュレーションと FPGA インザループによるビデオ アルゴリズムの検証と高速化
この例では、コシミュレーションを使用してビデオ処理アルゴリズムを検証し、FPGA インザループ (FIL) を使用してこのプロセスを高速化する方法を示します。このプロセスでは、RGB ビデオ入力を 24 フレーム/秒 (FPS) でシャープ化する単純なシステムを分析します。FIR フィルターを使用して RGB ビデオ フィードを強化します。次に、設計を検証するために、HDL Verifier™ Toolbox に用意されているシミュレータベースおよびハードウェアベースの検証機能を活用します。
FPGA インザループを使用した通信システムシミュレーションの高速化
この例では、FPGA インザループ (FIL) シミュレーションを使用して、通信システムの一部を高速化します。アプリケーションは、Viterbi アルゴリズムを使用して、BPSK 変調され、AWGN チャネルを介して送信され、その後復調された畳み込みエンコードされたランダム ストリームをデコードします。サンプルごとのアプローチを使用すると、通常の Simulink® シミュレーションよりも若干の高速化が実現されますが、「フレームとして処理」オプションを使用すると、さらに高速化が実現されます。
FILソースブロックによるアルゴリズム検証
この例では、FPGA インザループ (FIL) を使用して HDL 設計を迅速かつ効率的に検証する方法を示します。テストベンチはテスト対象設計 (DUT) とともに合成され、その結果が FPGA ボードにダウンロードされ、FIL を使用してテストが実行されます。このプロセスに FIL を使用すると、テスト刺激の高速生成と処理が可能になり、結果は分析のために Simulink® に返されます。この例では、画像処理ユースケースに対してこれらのタスクを実行します。
Accelerate NR LDPC Decoder for Streaming Data Using FPGA-in-the-Loop
Accelerate simulation of NR LDPC Decoder from Simulink by using FIL in free-running mode for 5G NR streaming data.
