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FPGA インザループ

実際のハードウェアで設計をテストする

シミュレータとボードの間に FPGA インザループリンクを作成すると、次のことが可能になります。

HDL 実装を Simulink^® または MATLAB^® のアルゴリズムに対して直接検証します。
Simulink または MATLAB からのデータとテストシナリオを FPGA 上の HDL 設計に適用します。
既存の HDL コードを Simulink または MATLAB で開発中のモデルと統合します。

FPGA インザループ (FIL) シミュレーションを使用する前に、ボードのサポートパッケージをダウンロードする必要があります。FPGAボードサポートパッケージをダウンロードを参照してください。あるいは、FIL シミュレーションで使用するカスタムボード定義ファイルを手動で作成することもできます。FPGA ボードのカスタマイズを参照してください。

ボードサポートパッケージをダウンロードしたら、シミュレーションワークフローを選択します。FPGAインザループシミュレーションワークフローを参照してください。FIL シミュレーションの仕組みについては、FPGAインザループシミュレーションを参照してください。

アプリ

HDL Verifier	HDL検証アーティファクトを生成し、Simulinkサブシステムから検証ワークフローに従う (R2020b 以降)
FPGA-in-the-Loop Wizard	既存の HDL ファイルから FPGA インザループ (FIL) ブロックまたは System object を生成します。
Logic Analyzer	遷移と状態を経時的に可視化、測定、解析します

オブジェクト

hdlverifier.FILSimulation MATLAB による FIL シミュレーション

関数

`filProgramFPGA`	プログラミングファイルをFPGAにロードする
`programFPGA`	`FILSimulation` システムオブジェクトに関連付けられたプログラミングファイルを FPGA にロードします。

ブロック

FIL Simulation

Simulink の FPGA ハードウェア上で HDL コードをシミュレートする

トピック

概要

FPGAインザループシミュレーションワークフロー
ブロックまたは System object™ を生成するか選択し、FIL ウィザードを使用するか HDL ワークフローアドバイザーを使用するかを決定します。
FPGAインザループシミュレーション
FPGA インザループ (FIL) シミュレーションでは、Simulink または MATLAB ソフトウェアを使用して、既存の HDL コードの設計を実際のハードウェアでテストする機能が提供されます。

FIL の要件と準備

FILインターフェース生成のためのDUTの準備
ブロックおよび System object の FIL シミュレーションに関する DUT ガイドライン。
FPGAボードサポートパッケージをダウンロード
FPGA ボードサポートパッケージには、FPGA インザループ (FIL) シミュレーション、FPGA データキャプチャ、または AXI マネージャーでサポートされているすべてのボードの定義ファイルが含まれています。
FPGA設計ソフトウェアツールのセットアップ
MATLAB パスを Xilinx^®、Microchip、および Intel^® ソフトウェアに設定します。
ガイド付きハードウェアセットアップ
FPGA インザループ、AXI マネージャー、または FPGA データキャプチャで使用するためにハードウェアを構成するための自動サポートパッケージセットアッププロセスの手順について説明します。
手動ハードウェア設定
FIL 用のハードウェアとハードウェアツールを準備するために必要な手順について説明します。
ロジックアナライザを構成する
ロジックアナライザーで設定を調整します。

レガシーコードから FIL インターフェースを生成する

FILウィザードによるブロック生成
既存の HDL ソースファイルから FPGA インザループブロックを生成し、FPGA 実装を Simulink シミュレーションに含めます。
FIL ウィザードによるシステムオブジェクトの生成
既存の HDL ソースファイルから FPGA インザループ System object を生成し、FPGA 実装を MATLAB シミュレーションに含めます。
FPGA インザループを使用した PID コントローラの HDL 実装の検証
この例では、HDL Verifier™ を使用して FPGA インザループ(FIL) アプリケーションを設定する方法を示します。
FPGA インザループを使用したデジタルアップコンバータの検証
この例では、FPGA インザループシミュレーションを使用して、Filter Design HDL Coder™ で生成されたデジタルアップコンバーター設計を検証する方法を示します。

MATLAB コードから FIL システムオブジェクトを生成する (HDL Coder ライセンスが必要)

MATLAB 向け HDL ワークフローアドバイザーによる FIL シミュレーション
HDL ワークフローアドバイザーを使用して、FPGA インザループ System object とテストベンチを生成します。

Simulink モデルから FIL ブロックを生成する (HDL Coder ライセンスが必要)

HDL ワークフローアドバイザーを使用したテストベンチの生成とコードカバレッジの有効化 (HDL Coder)
HDL ワークフローアドバイザーを使用して生成された HDL コード用にテストベンチとコードカバレッジを生成します。
Simulink 向け HDL ワークフローアドバイザーによる FIL シミュレーション
HDL ワークフローアドバイザーを使用して FPGA インザループモデルを生成します。

トラブルシューティング

FIL のトラブルシューティング

一般的なエラーメッセージと問題の修正。

注目の例

MATLAB システムオブジェクトを使用した FPGA インザループシミュレーション

この例では、MATLAB® System Object™ と FPGA を使用して、Verilog で記述されたサイズ 8 の高速フーリエ変換 (FFT) のレジスタ転送レベル (RTL) 設計を検証します。FFT は、信号の周波数分布を生成するためにデジタル信号処理でよく使用されます。

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MATLAB システムオブジェクトと FPGA インザループを使用して Viterbi デコーダを検証する

この例では、MATLAB® System object と FPGA インザループを使用して、FPGA 上で VHDL® で実装された Viterbi デコーダーをシミュレートする方法を示します。

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コシミュレーションと FPGA インザループによるビデオアルゴリズムの検証と高速化

この例では、コシミュレーションを使用してビデオ処理アルゴリズムを検証し、FPGA インザループ (FIL) を使用してこのプロセスを高速化する方法を示します。このプロセスでは、RGB ビデオ入力を 24 フレーム/秒 (FPS) でシャープ化する単純なシステムを分析します。FIR フィルターを使用して RGB ビデオフィードを強化します。次に、設計を検証するために、HDL Verifier™ Toolbox に用意されているシミュレータベースおよびハードウェアベースの検証機能を活用します。

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