Xilinx FPGA および Zynq SoC
Xilinx デバイスでアルゴリズムのモデリング、検証、およびプログラミングを行います。
特定分野の専門家およびハードウェア エンジニアは、MATLAB® および Simulink® を使用して、Xilinx® FPGA および Zynq® SoC デバイス上に展開するためのプロトタイプおよび本番環境アプリケーションを開発します。MATLAB と Simulink を使用すれば、次のことが可能になります。
- システムレベルでのハードウェア アーキテクチャのモデリング
- コードを記述しない FPGA または SoC のプログラミング
- MATLAB および Simulink のツールを使用した FPGA または SoC のシミュレーションおよびデバッグ
- 本番環境の FPGA および SoC 設計の実行
「メカトロニクス システムのエンジニアとしての私の専門は制御システムとそのモデルであって、HDL や FPGA ではありません。モデルベースデザインでは、コントローラーと、制御されているシステムに関する私の洞察や知識を活用して、通常 FPGA エンジニアが行う作業の多くを実行し、作業負荷を軽減できます。」
Rob Reilink, DEMCON
MATLAB を Xilinx FPGA および Zynq SoC で使用する
FPGA および SoC のプログラミングのモデリング
MATLAB および Simulink を使用してハードウェア アーキテクチャをアルゴリズムに追加します。これには、fixed-point quantization (30:34)が含まれるため、リソースをより効率的に使用できます。またnative floating-point (8:55)コード生成も含まれるため、FPGA をより簡単にプログラミングできます。テストとゴールデン リファレンス・アルゴリズムを再利用して、一連の改良点をシミュレートします。
HDL Coder™ は、信号処理、ワイヤレス通信、モーターと電力制御、および画像/動画処理などのアプリケーション用に、HDL 対応の Simulink および MATLAB 関数ブロックから直接合成可能な VHDL または Verilog を生成します。Xilinx System Generator for DSP および Xilinx Model Composer は、シミュレーションおよび HDL コード生成のためにネイティブブロックと統合できる Xilinx 固有のブロックを Simulink に追加します。
SoC Blockset™ を使用して、メモリの使用やスケジューリング/OS の影響など、ハードウェア アーキテクチャおよびソフトウェア アーキテクチャの影響を解析します。
Xilinx FPGA および Zynq SoC のプログラミング
HDL Coder では、Simulink から直接 FPGA または SoC をプログラミングする手順が用意されています。コードを書く必要はありません。HDL Coder から、AXI インターフェイスと共に合成可能な VHDL または Verilog を最適化および生成して SoC に接続できます。そこから Embedded Coder を呼び出して、C/C++ を生成し、組み込みプロセッサで実行するソフトウェアをプログラミングします。
Embedded Coder および HDL Coder で使用する Xilinx FPGA および Zynq SoC デバイスのサポートパッケージがダウンロードできます。これにより、Xilinx Vivado 合成、配置配線、および FPGA / SoC プログラミングが自動化されます。完全に自動化されたワークフローは、サポートされているボードで利用でき、モーター制御、動画/画像処理、ソフトウェア無線などのアプリケーションに対応します。
FPGA のシミュレーションとデバッグ
HDL Verifier は、MATLAB および Simulink のテスト環境を再利用して FPGA 設計を検証します。
cosimulation (5:35)では、Mentor Graphics または Cadence Design Systems のシミュレータで実行されている Verilog または VHDL 設計に接続された MATLAB または Simulink のテストベンチを自動的に実行できます。
FPGA インザループ シミュレーションは、イーサネット、JTAG、または PCI-Express (2:52) 経由で、サポートされている Xilinx FPGA ボードに MATLAB または Simulink のテストベンチを接続します。
MATLAB as an AXI Master interface (5:40)として使用してデータを FPGA に送信し、内部テストポイントを使用して FPGA をデバッグするためのdata capture (4:09)ロジックを挿入します。
本番環境の FPGA および SoC 設計
特定分野の専門家およびハードウェア エンジニアは、MATLAB および Simulink を使用して、ワイヤレス、image/video processing (20:59)、motor and power control (24:20)、およびセーフティクリティカルなアプリケーション向けに、本番環境の FPGA および SoC を共同設計しています。
HDL Coder の高レベルの合成のoptimizations (49:42)は、生成された RTL、モデル、および要件間のトレーサビリティを維持しながら設計の目標を達成するのに役立ちます。これは、DO-254 のような信頼性の高いワークフローで重要です。HDL Coder は、合成可能な VHDL および Verilog に加えて、システム統合用に Vivado IP インテグレーターに簡単にプラグインできる IP コアを生成します。また、HDL Verifier はテストベンチ開発をスピードアップするのに役立つverification models (5:19)を生成します。
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LTE 無線通信の FPGA への展開
完全なワークフローについては、ホワイトペーパーをご覧ください。