HDL Coder

FPGA と ASIC 設計用 VHDL コードと Verilog コードの生成

HDL Coder は、MATLAB^® 関数、Simulink^® モデル、および Stateflow^® チャートから、移植可能で合成可能な Verilog^® コードおよび VHDL^® コードを生成します。生成された HDL コードは、FPGA プログラミングと、ASIC プロトタイピングおよび設計に使用できます。

HDL Coder には、Xilinx^®、Microsemi^®、および Intel^® FPGA のプログラミングを自動化するワークフローアドバイザーがあります。HDL アーキテクチャや実装の設定 (49:42) 、クリティカルパスの強調表示、ハードウェアリソースの使用状況の推定を行うことができます。HDL Coder は、Simulink モデルと、生成された Verilog/VHDL コードの間のトレーサビリティを実現します。これにより、DO-254 などの標準規格に準拠する高信頼性アプリケーションのコードを検証できます。

HDL Coder とは

HDL コード生成

高レベルの抽象度でハードウェア設計を開発および検証し、FPGA、ASIC、または SoC デバイスをターゲットとする合成可能な RTL コードを自動的に生成します。

高レベルのハードウェア設計

300 以上の HDL 対応 Simulink ブロック、MATLAB 関数、Stateflow チャートから選択して、サブシステムを設計します。設計のハードウェア動作のシミュレート、代替アーキテクチャの調査、合成可能な VHDL または Verilog の生成を行います。

HDL コード生成でサポートされるブロック

自動車用センサーのミックスドシグナルモデルベースデザインフロー (25:45)

HDL Coderを使用した無線テストベッド設計 (22:43)

Hardware Design

パルス検出アルゴリズムのハードウェアアーキテクチャ

ベンダーに依存しないターゲティング

さまざまな実装ワークフローと、FPGA、ASIC、SoC デバイスで使用するための合成可能な RTL を生成します。プロトタイプと量産コードの生成に同じモデルを再利用します。

ラピッドプロトタイピングとモデルベースデザインでセンサー開発を加速

Semtech がデジタルレシーバー用 FPGA と ASIC の開発を加速

あらゆる FPGA、ASIC、または SoC デバイスに展開可能で、ベンダーに依存せず、効率的で合成可能な RTL を生成

良好な可読性かつトレース可能な HDL コード

要件、モデル、および HDL の間のトレーサビリティを維持することにより、DO-254、ISO 26262、および IEC 61508 などの機能安全規格に準拠します。生成された HDL は、業界標準のルールに準拠しており、コードレビューのために読み取ることができます。

ISO 26262 および IEC 61508 に準拠した ASIC および FPGA ワークフロー (3:06)

HDL Coder で生成されたコードを使用してSTARC および DO-254 に準拠する

セーフティクリティカルなアビオニクスシステムのモデルベースデザイン (21:59)

Ultra によるセーフティクリティカルな FPGA のモデルベースデザインへのアプローチ (23:12)

DO-254 認証準拠のモデルベースデザインを実現

HDL Coder は、生成元のモデルにリンクされた、読み取り可能かつ合成可能なコードを生成します。

ソースモデルと要件にリンクされた、生成 HDL コード

予測可能なデザインクロージャ

アルゴリズムとハードウェアのエンジニアが単一の環境で共同作業できるようにし、仕様書やハンドコーディングされた RTL に依存した従来のワークフローのコミュニケーションギャップを取り除きながら、それぞれの専門知識を適用します。

ハードウェア開発の高速化

アルゴリズム設計とハードウェア設計を 1 つの環境に統合することで、高品質のシステム設計に効率的に集中できます。ワークフローの初期段階で、ハードウェア実装によるアルゴリズム制約に対する影響を把握します。

日立の通信システム開発のためのモデルベースデザイン適用と普及の取り組み

フィリップスヘルスケアがMRIシステム用スマートデジタル RF システムを開発

ワークフローの初期段階で、連携してハードウェア実装の詳細をアルゴリズムに追加

より最適化されたデザイン

RTL の実装に取り組む前に、さまざまなハードウェアアーキテクチャと固定小数点量子化について検討します。高位合成の最適化は、ロジック、DSP、RAM などのデバイスリソースに効率的にマッピングを行います。

毎秒ギガサンプル (GSPS) チャネライザー用の HDL コードの生成

FPGA でのフィルターの効率的な固定小数点の実装 (2:11)

HDL Coder を使用したラピッドプロトタイピング (20:51)

高レベルの抽象化で設計することで、さまざまなハードウェアアーキテクチャおよび実装の選択肢を迅速に検討できます。

さまざまな実装の選択肢を迅速に検討

早期検証

ワークフローの初期段階で、デジタル、アナログ、およびソフトウェア機能をシステムレベルでシミュレートし、実装に向けて継続的にモデルを改良し、統合します。テストスイートの管理、テストカバレッジの測定、および RTL 検証を簡単に開始するためのコンポーネントの生成を行います。

MATLAB に接続して RTL 検証を改善 (41:03)

Simulink の確認、検証、およびテスト

シフトレフト検証で導入時より早期にバグを見つけられるようにし、SystemVerilog DPI-C モデルを生成して RTL 検証を迅速に開始します。

高レベルな機能を検証およびデバッグし、RTL 検証用のモデルを生成

FPGA、ASIC、および SoC 実装

プロトタイプまたは量産ハードウェアに展開します。さまざまなデバイスやボードを自動的にターゲットにします。

FPGA ベースのデバイス

Xilinx、Intel、Microsemi FPGA および SoC デバイスに効率的にマッピングする RTL を生成します。汎用ボード向けハードウェアサポートパッケージを使用して入出力をデバイスレベルの I/O および AXI レジスタにマッピングするか、独自のカスタムリファレンスデザインを定義します。

サポートされている FPGA の合成ツールおよびハードウェア

高速かつ高精度なスイッチトリラクタンス電気モーター制御の Zynq SoC 実装 (24:20)

プロトタイピングのための MATLAB アルゴリズムの FPGA への展開

FPGA プロトタイププラットフォーム、またはカスタム FPGA ボードを量産用にターゲットにします。

FPGA プロトタイプボード上でのワイヤレス通信アルゴリズムのテスト

ASIC ワークフロー

アナログ、デジタル、ソフトウェアが混在するシステムの中で、高レベルなハードウェア機能およびアーキテクチャを設計および検証します。次に、ASIC ハードウェア上で高い設計結果品質 (QoR) を実現する、読み取り可能でコーディング規約に準拠した RTL を生成します。

ファラデーがモデルベースデザインでSIPの開発を加速しNAND フラッシュコントローラ ECC エンジンのゲート数を57%削減

MATLAB による FPGA および ASIC のトップダウン設計と検証

HDL Coder を使用した埋め込み型医療製品向けの超低消費電力モデルベースの ASIC 設計

リアルタイムシミュレーションおよびテスト

HDL ワークフローアドバイザーを使用して Speedgoat などからプログラム可能な FPGA I/O モジュールをターゲットとし、Simulink Real-Time™ でシミュレーションを行います。ネイティブ浮動小数点 (9:19) HDL コードを生成することで、高精度プロトタイピングのワークフローを簡単に行うことができます。

Speedgoat FPGA I/O ボードのプログラミングと構成

Simulink を使用したリアルタイムシミュレーションおよびテストのための CPU、FPGA、および I/O ソリューション (16:24)

HDL Coder でエクスポートしたものを NI LabVIEW FPGA にインポート

リアルタイムシミュレーションを実行するには、Speedgoat FPGA I/O ボードに Simulink サブシステムを実装します。

Speedgoat FPGA I/O ボードをターゲットにHDL ワークフローアドバイザーを使用

注目のアプリケーション

性能と効率を必要とする信号処理および制御アプリケーション用カスタムデジタルハードウェアの設計およびコード生成

ワイヤレス通信

実信号、または取得した信号を使用してシステムレベルのアルゴリズムを設計し、ハードウェアアーキテクチャの詳細を追加したり、Wireless HDL Toolbox™ のサブシステムやブロックを再利用したりします。事前設定されたソフトウェア無線 (SDR) プラットフォームまたはカスタムのターゲットハードウェアに展開します。

無線規格からソフトウェア無線へ:LTE 設計の FPGA 実装 (41:52)

Huawei の 5G アルゴリズム/分野の専門家:インサイダーの観点

Communications Toolbox での Zynq SDR のサポート

Xilinx RFSoC Support from HDL Coder

5G、LTE、WLAN、またはカスタムワイヤレス通信アルゴリズムのハードウェア実装を設計します。

ワイヤレス通信アルゴリズム用のハードウェアアーキテクチャを実装

モーターとパワーエレクトロニクス制御

必要に応じて浮動小数点 (9:19) 精度を維持しながら、複雑な低レイテンシの制御システムを FPGA、ASIC、または SoC ハードウェアに実装します。プラントモデルでシミュレートしてプロトタイプシステムに展開し、量産展開のためにモデルを再利用します。

MATLAB と Simulink による SoC ベースのモーターコントローラーのプロトタイピング (19:41)

3T、モデルベースデザインを使用してロボット緊急ブレーキシステムを開発

J-PARC 粒子加速器の電力コンバーター制御ソフトウェアの開発

モーター制御アルゴリズムの FPGA への展開 ‐ 概要 (4:03)

高速かつ複雑なモーターと電力制御設計を FPGA または ASIC ハードウェアに展開します。

浮動小数点モーター制御アルゴリズムから HDL を生成

ビデオおよび画像処理

画像処理アルゴリズムのストリーミングハードウェア実装をモデル化する Vision HDL Toolbox™ ブロックおよびサブシステムから効率的な RTL を生成します。SoC Blockset™ を使用してメモリとソフトウェアトランザクションのレイテンシをモデル化し、アルゴリズムを改良します。

FPGA 実装向け画像処理 (5 ビデオ)

HDL Coder を使用した点群の処理 (20:59)

Vision HDL Toolbox による Xilinx Zynq サポート

HDL 最適化されたビデオおよび画像処理ブロック

HIL プラントモデリング

FPGA ラピッドコントロールプロトタイピングシステムで実行されている複雑な Simscape™ ハードウェアインザループ (HIL) プラントモデルのリアルタイムシミュレーションを実行します。Simscape HDL ワークフローアドバイザーを使用して、Speedgoat FPGA I/O モジュールを自動的にプログラミングします。

Simscape プラントモデルを Speedgoat FPGA I/O モジュールに展開する

パワーエレクトロニクス向け FPGA ベースのハードウェアインザループ (HIL) シミュレーション (49:14)