HDL Verifier
HDL シミュレーターおよび FPGA ボードを使用して VHDL をテストして検証
HDL Verifier™ により、FPGA、ASIC、および SoC 向けの Verilog® と VHDL® をテストして検証することができます。HDL シミュレーターとのコシミュレーションを使用して、MATLAB® または Simulink® で実行されているテストベンチに対して RTL を検証することができます。これらのテストベンチを、FPGA および SoC 開発ボードで使用して、ハードウェアでの HDL 実装を検証することができます。
HDL Verifier は、Xilinx® および Intel® ボードでの FPGA 実装をデバッグしてテストするツールを提供します。MATLAB を使用して、ハードウェアでの設計のテストのため、メモリマッピング済みレジスタの読み込みおよび書き込みを行うことができます。プローブを設計に取り入れ、可視化と解析のため内部信号を MATLAB にアップロードするトリガー条件を設定することができます。
HDL Verifier は、Universal Verification Methodology (UVM) テストベンチなどの RTL テストベンチで使用する検証モデルを生成します。これらのモデルは、SystemVerilog Direct Programming Interface (DPI) をサポートするシミュレーターでネイティブ実行されます。
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システム設計をデバッグおよび検証
MATLAB および Simulink でシステムテストベンチとゴールデン リファレンス モデルを使用し、Verilogまたは VHDLコードが機能仕様を満たしていることを検証します。Cadence® Incisive® およびXcelium™ シミュレーターまたは Mentor Graphics® ModelSim® およびQuesta® シミュレーターを備えた MATLAB または Simulink を使用して設計を検証します。
HDL コシミュレーションによる Simulink モデルの検証
既存の HDL コードを統合
システムレベルのシミュレーションのために、レガシ HDL コードまたはサードパーティの HDL コードを MATLAB アルゴリズムまたは Simulink モデルに組み込みます。コシミュレーション ウィザードを使用して、Verilog または VHDL コードを自動的にインポートして Mentor Graphics または Cadence の HDL シミュレーターに接続します。
コシミュレーション ウィザードを使用した VHDL または Verilog のインポート
HDL コードカバレッジを測定する
Mentor Graphics および Cadence HDL シミュレーターでコードカバレッジ解析ツールおよび対話型ソースデバッガーの結果を使用し、Simulink でテストベンチを評価および改善します。対話型テストを実行するかスクリプトを作成して、バッチ シミュレーションを実行します。
コシミュレーションでのコードカバレッジ統計の取得
UVM コンポーネント生成
完全な Universal Verification Methodology (UVM) テストベンチを Simulink モデルから生成します。UVM シーケンス、スコアボード、およびテスト対象の設計 (DUT) などの検証コンポーネントを生成し、量産用テストベンチに取り入れます。
機能検証用の UVM 環境
SystemVerilog DPI コンポーネントの生成
MATLAB 関数または Simulink サブシステムから SystemVerilog DPI コンポーネントを、SynopsysVCS®、Cadence Incisive または Xcelium、および Mentor Graphics ModelSim または Questa などの機能検証環境で使用する動作モデルとして生成します。
SystemVerilog コンポーネントの生成
SystemVerilog アサーション
Simulink モデル内でアサーションからネイティブな SystemVerilog アサーションを生成します。生成されたアサーションを使用し、Simulink および製品検証環境全体で設計動作の検証に一貫性があることを確認します。
Assertion ブロックからのコードの生成
FPGA インザループ テスト
MATLAB または Simulink で実行されるシステムテストベンチを使用し、FPGA ボード上で実行されている HDL 実装をテストします。ホストコンピューターを Ethernet、JTAG、または PCI Express® 経由で Xilinx、Intel®、および Microsemi® の FPGA ボードに自動的に接続します。
FPGA ボードでの FPGA インザループ検証の実行
FPGA データの取得
FPGA で実行されている設計から高速信号を取得し、表示および解析のために MATLAB に自動的に読み込みます。設計全体の信号を解析し、期待される動作の検証または異常の調査を行います。
解析のための信号の取得および MATLAB への読み込み
読み取り/書き込みメモリアクセス
MathWorks から FPGA 設計に IP コアを挿入して、JTAG、Ethernet、または PCI Express 経由で MATLAB からボード上のメモリ位置にアクセスします。AXI レジスタに対して読み取り書き込みアクセスを実行して FPGA アルゴリズムをテストし、MATLAB とボード上のメモリ位置との間で大きい信号またはイメージ ファイルを転送します。
MATLAB からのボード上のメモリ位置へのアクセス
HDL コシミュレーションの自動化
HDL Coder によって生成された Verilog または VHDL コードの自動検証を HDL ワークフロー アドバイザー ツールから直接実行します。
HDL ワークフロー アドバイザーを使用した HDL コシミュレーション モデルの生成
FPGA テストの自動化
Xilinx、Intel、および Microsemi の開発ツールと統合して FPGA ビットストリームを生成し、MATLAB または Simulink でテストベンチからハードウェア検証を実行します。Simulink モデルにテストポイントを追加し、表示と解析のために信号を取得して MATLAB に読み込みます。
HDL ワークフロー アドバイザーを使用した FPGA インザループ モデルの生成
SystemVerilog DPI テストベンチ
HDL コード生成中に Simulink モデルから SystemVerilog テストベンチを生成します。Synopsys VCS、Cadence Incisive または Xcelium、Mentor Graphics ModelSim または Questa、および Xilinx Vivado シミュレーターなどの HDL シミュレーターでテストベンチを使用して、生成された Verilog または VHDL コードを検証します。
HDL Coder を使用した DPI コンポーネントの生成
バーチャル プロトタイプ
TLM 2.0 インターフェイスで、バーチャル プラットフォームのシミュレーションに使用する SystemC バーチャル プロトタイプ モデルを生成します。
Simulink モデルからのバーチャル プラットフォーム実行可能ファイルの作成
IP-XACT のサポート
IP-XACT™ XML ファイルをインポートして、生成したコンポーネントの TLM インターフェイスをカスタマイズします。TLM ジェネレーターを使用し、Simulink と生成された TLM コンポーネントの間のマッピング情報が含まれた IP-XACT ファイルを生成します。
Simulink モデルからの IP-XACT ファイルの生成
UVM コンポーネント生成
調整可能なパラメーターを持つUVM シーケンスまたはスコアボード コンポーネントを生成
UVM コンポーネント生成
Simulink 非仮想バス、複素数、および列挙型データ型のサポート
データ収集
使用する取得ウィンドウが4 つを超える際の性能を改善
MATLAB AXI Master
Xilinx Zynq-7000 SoC ZC706 Evaluation Kit および Avnet ZedBoard 向けにイーサネット経由での AXI4 読み書き操作を実行
これらの機能および対応する関数の詳細については、リリースノートを参照してください。
