HDL Verifier

HDL シミュレーター、FPGA ボードを使用した Verilog および VHDL のテストと検証

HDL Verifier を使用すると、FPGA、ASIC、SoC 向けの VHDL^® および Verilog^® の設計をテストして検証できます。Siemens^® の Questa™ や ModelSim™、Cadence^® Xcelium^®、Synopsys^® VCS^® AMD^® Vivado^® などのシミュレーターとのコシミュレーションを使用して、MATLAB または Simulink で実行するテストベンチで RTL を検証できます。また、同じテストベンチを FPGA 開発ボードでも再利用して、ハードウェア実装を検証できます。

HDL Verifier は、RTL テストベンチや完全な Universal Verification Methodology (UVM) 環境向けの SystemVerilog 検証モデルを生成します。これらのモデルは、SystemVerilog Direct Programming Interface (DPI) を介して、Questa、Xcelium、VCS、Vivado シミュレーターでネイティブに動作します。

HDL Verifier には、AMD、Intel^®、Microchip のボードでの実装を MATLAB からデバッグおよびテストするためのツールが用意されています。プローブを設計に挿入し、トリガー条件を設定して、可視化と解析を行うために内部信号を MATLAB にアップロードできます。

RTL 検証

HDL シミュレーターとのコシミュレーションによって、ASIC や FPGA の HDL コードを MATLAB および Simulink のテストベンチで検証します。ユニットレベルやチップレベルのテストで使用する検証環境用の SystemVerilog テストベンチを生成します。

MATLAB に接続して RTL 検証を改善 (41:03)

ドキュメンテーション | 例

FPGA プロトタイピング、検証、テスト

FPGA インザループテストを使用して、FPGA 開発ボードでハードウェアベースの検証を実行します。設計内の内部信号をプローブしてハードウェアのデバッグを行い、MATLAB からテストを制御します。

ドキュメンテーション | 例

HDL コシミュレーション

MATLAB および Simulink をテストベンチとして使用して HDL コードを検証します。ModelSim や Questa、Xcelium、Vivado シミュレーターなどの HDL シミュレーターを使用したコシミュレーションによって、レガシー HDL をシステムシミュレーションに組み入れます。

ドキュメンテーション | 例

FPGA インザループ

MATLAB と Simulink のテストベンチを使用し、FPGA ボード上で実行されている HDL 実装をテストします。ホストコンピューターを Ethernet、JTAG、または PCI Express^® 経由で AMD、Intel、および Microchip FPGA ボードに自動的に接続します。

ドキュメンテーション | 例

SystemVerilog DPI の生成

VCS、Xcelium、ModelSim や Questa などの機能検証環境で使用するために、ASIC Testbench を使用して、MATLAB 関数または Simulink サブシステムから SystemVerilog DPI コンポーネントを生成します。

MATLAB: ドキュメンテーション | 例

Simulink: ドキュメンテーション | 例

UVM 環境の生成

ASIC Testbench を使用して、Simulink モデルから完全な Universal Verification Methodology (UVM) テストベンチを生成します。UVM シーケンス、スコアボード、および予測子を生成してから、Questa、Xcelium、VCS、または Vivado シミュレーターをベースとする量産用テストベンチに組み込みます。

ドキュメンテーション | 例

FPGA Data Capture

FPGA で実行されている設計から高速信号を取得し、可視化および解析のために MATLAB に自動的に読み込みます。設計全体の信号を解析し、期待される動作の検証または異常の調査を行います。

ドキュメンテーション | 例

AXI Manager

JTAG、イーサネット、または PCI Express 経由で MATLAB および Simulink からオンボードメモリにアクセスします。AXI4 レジスタの読み取りまたは書き込みアクセスを介して FPGA アルゴリズムのテストを行い、MATLAB や Simulink とオンボードメモリ位置との間で大きな画像ファイルまたは信号ファイルを転送します。

ドキュメンテーション | 例 (AMD、Intel)

Simulink モデルからの TLM コンポーネント、TLM コンポーネントのテストベンチ、テストベクトルの生成を示す図。

SystemC TLM 2.0 互換トランザクションレベルモデルの生成

ASIC Testbench を使用して、バーチャルプラットフォームのシミュレーションに使用する、TLM 2.0 インターフェイスを備えた SystemC バーチャルプロトタイプモデルを生成します。TLM ジェネレーターを使用して、Simulink と生成済み TLM コンポーネント間のマッピング情報を含む IP-XACT ファイルを生成します。

ドキュメンテーション | 例

製品リソース:

ドキュメンテーション例ビデオ要件リリースノートサポート対象の EDA ツールおよびハードウェア

「Simulink のおかげで、量産用 UVM テストベンチやテストシーケンス、スコアボードの手作業でのコーディングにかかる時間を約 50% 短縮できました。これにより、画期的なイノベーションのためのアプリケーション開発に専念できています。自動車分野向けに設計された当社の ASIC では、UVM を使って製品検証を行っています。このデバイスのアルゴリズム開発は手間のかかる作業でしたが、MATLAB や Simulink を使用することで簡略化できるようになりました。」

その他のユーザー事例を見る