HDL Verifier

Q: HDL Verifier とは何ですか。

HDL Verifier を使用すると、MATLAB や Simulink のゴールデン リファレンス モデルを基準に RTL 設計をテスト・検証できます。また、シミュレーターでの設計のデバッグや、FPGA、ASIC、SoC 設計向けのテストベンチと検証 IP の生成も行えます。

HDL コシミュレーションと生成したテストベンチによる ASIC と FPGA 設計検証

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HDL Verifier は、システムレベルでの設計環境を、FPGA や ASIC 向けの HDL 設計や検証環境でも再利用できるようにします。MATLAB や Simulink で RTL 設計をゴールデンリファレンスモデルと比較しながらテスト・検証できるほか、HDL シミュレーター上で設計のデバッグを行い、テストベンチや検証 IP を生成することもできます。

HDL コシミュレーションを使用して、MATLAB や Simulink 上のテストベンチと HDL シミュレーター上の RTL コードを連動させて、ASIC と FPGA を検証します。MATLAB、Simulink、Simscape から SystemVerilog DPI-C モデルを生成し、HDL シミュレーターのデジタルシミュレーションとミックスドシグナルシミュレーションを使用して機能検証を行うことができます。さらに、MATLAB や Simulink から実運用のワークフロー向けの Universal Verification Methodology (UVM) コンポーネントを生成したり、Simulink モデルからバーチャルプラットフォームでのシミュレーション向けに SystemC TLM 2.0 トランザクションレベルモデル (TLM) を生成したりできます。こうした機能のすべては、既存の HDL コードや HDL Coder による生成コードとの互換性が考慮されています。

HDL Verifier とその ASIC Testbench アドオンの機能を説明する図。

ASIC/FPGA の RTL 検証

Cadence^®、Synopsys^®、Siemens^®、AMD^® などの各種シミュレーターとのコシミュレーションを通じて、MATLAB や Simulink のテストベンチで HDL コードを検証できます。SystemVerilog 検証環境向けテストベンチのエクスポートも可能です。

MATLAB に接続して RTL 検証を改善 (41:03)

ドキュメンテーション | 例

Simulink を使用したコシミュレーション

Simulink モデルをテストベンチとして使用して HDL コードを検証します。Xcelium™、VCS^®、Questa™、Vivado^® などの各種 HDL シミュレーターとのコシミュレーションを通じて、既存の HDL コードをシステムのシミュレーションに組み込むこともできます。

ドキュメンテーション | 例

HDL シミュレーターを使用した MATLAB コシミュレーションを示す 2 つの図。

MATLAB を使用したコシミュレーション

MATLAB を使用して複雑なスティミュラスを生成し、HDL シミュレーター向けの MATLAB テストベンチで後処理を行います。一方、MATLAB では、Questa、Xcelium、VCS などの HDL シミュレーターでのシミュレーションに使用する動作コンポーネントモデルも作成できます。

ドキュメンテーション (MATLAB テストベンチ、MATLAB コンポーネント) | 例

ミックスドシグナル設計と検証

テスト対象設計とアナログ回路の相互作用を評価するために、Simscape、SerDes Toolbox、Mixed-Signal Blockset のアナログまたはミックスドシグナルモデルから SystemVerilog DPI-C コードを生成し、アナログ機能の代替となる動作モデルを作成します。

例 (SerDes Toolbox、Mixed-Signal Blockset)

SystemVerilog テストベンチのエクスポート

ASIC Testbench を使用して、MATLAB 関数や Simulink のサブシステムから SystemVerilog DPI コンポーネントを生成し、VCS、Xcelium、Questa、Vivado などの機能検証環境で活用できます。

MATLAB:ドキュメンテーション | 例

Simulink: ドキュメンテーション | 例

Universal Verification Methodology (UVM) のテストベンチ生成を示した図。

UVM テストベンチのエクスポート

ASIC Testbench を使用して、MATLAB と Simulink から HDL シミュレーター向けの完全な Universal Verification Methodology (UVM) テストベンチを生成します。UVM フレームワーク向けの完全な機能を備えたテストベンチを生成できます。

ドキュメンテーション | 例

SystemC TLM 2.0 トランザクションレベルモデルの生成

ASIC Testbench を使用して、TLM 2.0 インターフェイスを備えた SystemC バーチャルプロトタイプモデルを生成し、バーチャルプラットフォームでのシミュレーションに利用できます。Simulink と生成された TLM コンポーネント間のマッピング情報を含む IP-XACT ファイルを生成します。

ドキュメンテーション | 例

製品リソース:

ドキュメンテーション例ビデオ技術情報サポート対象の EDA ツールおよびハードウェア要件リリースノート

Allegro MicroSystems、MathWorks とモデルベース検証でチップ検証を加速

Allegro MicroSystems は IC 検証を早期に行うことで、IC/ASIC の検証時間を短縮し、設計検証エンジニアとシステム設計者間の連携を可能にしています。

HDL Verifier に関するよくある質問 (FAQ)

HDL Verifier を使用すると、MATLAB や Simulink のゴールデンリファレンスモデルを基準に RTL 設計をテスト・検証できます。また、シミュレーターでの設計のデバッグや、FPGA、ASIC、SoC 設計向けのテストベンチと検証 IP の生成も行えます。

HDL Verifier は、Cadence、Synopsys、Siemens、AMD 各社製の Xcelium、VCS、Questa、Vivado HDL シミュレーターとのコシミュレーションをサポートしています。

はい。HDL Verifier は、既存の HDL コードと HDL Coder で生成されたコードの両方に対応しており、手書きの HDL 設計も自動生成された HDL 設計も検証できます。

はい。HDL Verifier では、MATLAB や Simulink から Universal Verification Methodology (UVM) コンポーネントや完全な UVM テストベンチを生成し、SystemVerilog の検証環境で利用することもできます。

ASIC Testbench は、MATLAB 関数や Simulink サブシステムから、機能検証環境で使用する SystemVerilog DPI コンポーネント、完全な UVM テストベンチ、SystemC TLM 2.0 トランザクションレベルモデルを生成する機能です。

はい。HDL Verifier は、Simscape、SerDes Toolbox、Mixed-Signal Blockset で作成されたアナログまたはミックスドシグナルモデルから SystemVerilog DPI-C コードを生成し、設計とアナログ回路の相互作用を評価できます。

HDL Verifier