HDL Verifier

 

HDL Verifier

HDL シミュレーターと FPGA インザループ テストベンチを使用して VHDL および Verilog を検証

 

HDL Verifier™ は、Verilog® および VHDL® の設計検証のためのテストベンチを自動的に生成します。MATLAB® または Simulink® を使用して設計を直接シミュレーションし、Xilinx®、Intel®、および Microsemi® の FPGA ボードで HDL コシミュレーションまたは FPGA インザループを使用して応答を解析できます。このアプローチにより、スタンドアロンの Verilog テストベンチまたは VHDL テストベンチをオーサリングする必要がなくなります。

また、HDL Verifier は、Cadence®、Mentor Graphics®、および Synopsys® からシミュレーターで MATLAB モデルおよび Simulink モデルをネイティブに再利用するコンポーネントを生成します。これらのコンポーネントを、Universal Verification Methodology (UVM) を使用する環境などのより複雑なテストベンチ環境で検証チェッカーモデルとしてやスティミュラスとして使用できます。

 

HDL コシミュレーション

HDL コード実装が MATLAB アルゴリズムおよび Simulink モデルと一致していることを検証します。

システム設計をデバッグおよび検証

MATLAB および Simulink でシステム テストベンチとゴールデン リファレンス モデルを使用し、Verilog または VHDL コードがシステム仕様を満たしていることを検証します。Cadence® Incisive® と Xcelium™ シミュレーター、Mentor Graphics® ModelSim® と Questa® シミュレーター、または Xilinx® Vivado® シミュレーターで、MATLAB または Simulink を使用して設計を検証します。

HDL コシミュレーションによる Simulink モデルの検証

既存の HDL コードを統合

システムレベルのシミュレーションのために、レガシ HDL コードまたはサードパーティの HDL コードを MATLAB アルゴリズムまたは Simulink モデルに組み込みます。コシミュレーション ウィザードを使用して、Verilog または VHDL コードを自動的にインポートして Mentor Graphics または Cadence の HDL シミュレーターに接続します。

コシミュレーション ウィザードを使用した VHDL または Verilog のインポート

HDL コード カバレッジを測定する

Mentor Graphics および Cadence HDL シミュレーターでコードカバレッジ解析ツールおよび対話型ソースデバッガーを使用し、Simulink でテストベンチを構築および評価します。対話型テストを実行するかスクリプトを作成して、バッチ シミュレーションを実行します。

コシミュレーションでのコード カバレッジ統計の取得

SystemVerilog DPI の生成

MATLAB アルゴリズムまたは Simulink モデルを、Synopsys VCS®、Cadence Incisive または Xcelium、および Mentor Graphics ModelSim または Questa などのASIC 検証環境または FPGA 検証環境にエクスポートします。

コンポーネントのエクスポート

MATLAB 関数または Simulink サブシステムから SystemVerilog DPI コンポーネントを、機能検証環境で使用する動作モデルとして生成します。

SystemVerilog コンポーネントの生成

UVM のサポート

Universal Verification Methodology (UVM) を使用し、MATLAB 関数または Simulink モデルから検証コンポーネントを生成して、テストベンチにスコアボードまたはシーケンス項目として組み込みます。

機能検証用の UVM 環境

SystemVerilog アサーション

Simulink モデル内でアサーションからネイティブな SystemVerilog アサーションを生成します。生成されたアサーションを使用し、Simulink および製品検証環境全体で設計動作の検証に一貫性があることを確認します。

Assertion ブロックからのコードの生成

ハードウェアベースの検証

MATLAB または Simulink テスト環境に接続された FPGA ボード上でアルゴリズムをデバッグおよび検証します。

FPGA インザループ テスト

MATLAB または Simulink で実行されるシステム テストベンチを使用し、FPGA ボード上で実行されている HDL 実装をテストします。ホスト コンピューターを Ethernet、JTAG、または PCI Express® 経由で Xilinx、Intel®、および Microsemi® の FPGA ボードに自動的に接続します。

FPGA ボードでの FPGA インザループ検証の実行  

FPGA データの取得

FPGA で実行されている設計から高速信号を取得し、表示および解析のために MATLAB に自動的に読み込みます。設計全体の信号を解析し、期待される動作の検証または異常の調査を行います。

解析のための信号の取得および MATLAB への読み込み

読み取り/書き込みメモリアクセス

MathWorks から FPGA 設計に IP コアを挿入して、JTAG、Ethernet、または PCI Express 経由で MATLAB からボード上のメモリ位置にアクセスします。AXI レジスタに対して読み取り書き込みアクセスを実行して FPGA アルゴリズムをテストし、MATLAB とボード上のメモリ位置との間で大きい信号またはイメージ ファイルを転送します。

MATLAB からのボード上のメモリ位置へのアクセス

HDL Coder との統合

HDL Verifier を HDL Coder とともに使用して、HDL 検証タスクを自動化します。

HDL コシミュレーションの自動化

 HDL Coder™
 によって生成された Verilog または VHDL コードの自動検証を HDL ワークフロー アドバイザー ツールから直接実行します。

HDL ワークフロー アドバイザーを使用した HDL コシミュレーション モデルの生成

FPGA テストの自動化

Xilinx、Intel、および Microsemi の開発ツールと統合して FPGA ビットストリームを生成し、MATLAB または Simulink でテストベンチからハードウェア検証を実行します。Simulink モデルにテスト ポイントを追加し、表示と解析のために信号を取得して MATLAB に読み込みます。

HDL ワークフロー アドバイザーを使用した FPGA インザループ モデルの生成

SystemVerilog DPI テストベンチ

HDL コード生成中に Simulink モデルから SystemVerilog テストベンチを生成します。Synopsys VCS、Cadence Incisive または Xcelium、Mentor Graphics ModelSim または Questa、および Xilinx Vivado シミュレーターなどの HDL シミュレーターでテストベンチを使用して、生成された Verilog または VHDL コードを検証します。

HDL Coder を使用した DPI コンポーネントの生成

TLM-2.0 の生成

Simulink から IEEE® 1666 SystemC™ TLM 2.0 互換のトランザクションレベル モデルを生成します。

バーチャル プロトタイプ

TLM 2.0 インターフェイスで、バーチャル プラットフォームのシミュレーションに使用する SystemC バーチャル プロトタイプ モデルを生成します。

Simulink モデルからのバーチャル プラットフォーム実行可能ファイルの作成

IP-XACT のサポート

IP-XACT™ XML ファイルをインポートして、生成したコンポーネントの TLM インターフェイスをカスタマイズします。TLM ジェネレーターを使用し、Simulink と生成された TLM コンポーネントの間のマッピング情報が含まれた IP-XACT ファイルを生成します。

Simulink モデルからの IP-XACT ファイルの生成

新機能

HDL Coder による FPGA データ取得統合

Simulink のテストポイントを使用して、FPGA テスト中に取得する信号を指定

Ethernet 経由での AXI Master としての MATLAB

Ethernet 経由で MATLAB を使用し、FPGA ボード上で読み取り操作と書き込み操作を実行

PCI Express 経由での AXI Master としての MATLAB

PCI Express 経由で MATLAB を使用し、FPGA ボード上で高速な読み取り操作と書き込み操作を実行

Simulink テストからの SystemVerilog アサーションの生成

生成された DPI コンポーネント内のアサーションに Test Assessment ブロックをマッピング

DPI コンポーネント用の SystemVerilog インターフェイスの生成

SystemVerilog DPI コンポーネントの生成時に端子リストまたは SystemVerilog インターフェイスの宣言を選択 

FTDI USB-JTAG ケーブルのサポート

AXI Master および FPGA Data Capture としての MATLAB 用の FTDI USB-JTAG 接続 

SystemVerilog DPI

Simulink の非仮想バスまたは複素データ型から SystemVerilog 構造体を生成

SystemVerilog DPI

Simulink または MATLAB の列挙型から SystemVerilog (enum) を生成

Xilinx のための PCI Express 経由での MATLAB AXI MasterPCI Express

経由でMATLAB を使用することにより、Xilinx Kintex UltraScale+ FPGA KCU116 Evaluation Kit との高速な読み込みと書き込み実行

これらの機能および対応する関数の詳細については、リリースノートを参照してください。

無料評価版を入手する

30 日間の無料評価版はこちら

今すぐダウンロード

購入する

価格を見ると関連製品の確認

あなたは学生ですか?

MATLAB および Simulink のアカデミック版の入手

詳細を見る