HDL Verifier

HDL コシミュレーション

MATLAB または Simulink をテストベンチとして使用して HDL コードを検証します。Siemens EDA の ModelSim や Questa、Cadence Xcelium、Xilinx Vivado シミュレーターなどの HDL シミュレーターを使用したコシミュレーションによって、レガシー HDL をシステム シミュレーションに組み入れます。

ドキュメンテーション | 例

Universal Verification Methodology (UVM) テストベンチの生成方法を示した図。

UVM 環境の生成

Simulink モデルから完全な Universal Verification Methodology (UVM) テストベンチを生成します。UVM シーケンス、スコアボード、および予測子を生成し、量産用テストベンチに組み込みます。

ドキュメンテーション | 例

systemVerilog のテストベンチ生成を示した図。

SystemVerilog の生成

Synopsys VCS®、Cadence Xcelium、Siemens EDA の ModelSim® や Questa® などの機能検証環境で使用するために、MATLAB 関数または Simulink サブシステムから SystemVerilog DPI コンポーネントを生成します。

MATLAB: ドキュメンテーション | 例

Simulink: ドキュメンテーション | 例

FPGA インザループ

MATLAB または Simulink のテストベンチを使用し、FPGA ボード上で実行されている HDL 実装をテストします。ホストコンピューターを Ethernet、JTAG、または PCI Express® 経由で Xilinx、Intel®、および Microchip® FPGA ボードに自動的に接続します。

ドキュメンテーション | 例

HDL Coder から生成された HDL の検証を行う HDL ワークフロー アドバイザーのスクリーンショット。

HDL コード生成との統合

HDL ワークフロー アドバイザー ツールから HDL コシミュレーションまたは FPGA インザループ テストを使用して、HDL Coder™ で生成した HDL コードの自動検証を行います。

ドキュメンテーション | 例

MATLAB または Simulink からアクセスした DDR または AXI4 レジスタの図。

AXI マネージャー

JTAG、Ethernet、または PCI Express 経由で MATLAB または Simulink からオンボードメモリにアクセスします。AXI レジスタの読み取りまたは書き込みアクセスを介して FPGA アルゴリズムのテストを行い、MATLAB または Simulink とオンボードメモリ位置の間で大きな信号または画像ファイルを転送します。

ドキュメンテーション | 例 (Xilinx、Intel)

FPGA Data Capture

FPGA で実行されている設計から高速信号を取得し、表示および解析のために MATLAB に自動的に読み込みます。設計全体の信号を解析し、期待される動作の検証または異常の調査を行います。

ドキュメンテーション | 例

トランザクション レベル モデル (TLM) 生成の図。

TLM 生成

TLM 2.0 インターフェイスで、バーチャル プラットフォームのシミュレーションに使用する SystemC バーチャル プロトタイプ モデルを生成します。

ドキュメンテーション | 例

製品リソース:

ドキュメンテーション コード例 ビデオ 要件 リリースノート サポート対象の EDA ツールおよびハードウェア
HDL Verifier

「Simulink のおかげで、量産用 UVM テストベンチやテストシーケンス、スコアボードの手作業でのコーディングにかかる時間が約 50% 短縮されました。これにより、画期的なイノベーションのためのアプリケーションの開発に専念できます。自動車分野向けに設計された当社の ASIC では、UVM を使って製品検証を行っています。このデバイスのアルゴリズム開発は手間のかかる作業でしたが、MATLAB や Simulink を使用することで簡略化できるようになりました。」

Khalid Chishti, ASIC development manager, Allegro MicroSystems