Vision HDL Toolbox

FPGA および ASIC 向けの画像処理、ビデオ、コンピュータービジョンのシステムを設計する

Vision HDL Toolbox™ には、FPGA および ASIC でビジョンシステムを設計、実装するためのピクセルストリーミングアルゴリズムが用意されています。このツールボックスには、様々な種類のインターフェイス、フレームサイズ、フレームレートをサポートする設計フレームワークも用意されています。このツールボックスの画像処理、ビデオ、コンピュータービジョンのアルゴリズムでは、HDL 実装に適したアーキテクチャが使用されます。

ツールボックスにより提供されるアルゴリズムは、可読性のある、合成が可能な VHDL^® および Verilog^® コードを生成するように設計されています (HDL Coder を使用)。生成された HDL コードは、最大 8k 解像度のフレームサイズと高フレームレート (HFR) ビデオに対して FPGA 上で動作確認済みです。

ツールボックスの機能は、MATLAB^® 関数、System objects™ と Simulink^®ブロックとして提供されます。

Vision HDL Toolbox とは

ハードウェアサブシステム例

ハードウェア実装のために構築された、画像処理サブシステム例を見てみましょう。すべての例は、Verilog または HDL Coder による VHDL コード生成に対応しています。

自動運転

車線検出、道路の穴検出、およびステレオ視差計算等、HDL コード生成可能なサブシステムで、自動運転システムの構築を開始できます。

Lane Detection (車線検出)

Pothole Detection (道路の穴検出)

FPGA Implementation of Stereo Disparity using Semi-Global Block Matching (セミグローバルブロックマッチング法を使用した、ステレオ視差の FPGA 実装)

FPGA 実装向け画像処理、パート 3: Lane Detection (車線検出) アルゴリズムのハードウェア設計

特徴の検出

監視、オブジェクト追跡、工業用検査等のアプリケーションを開発するために、ストリーミングハードウェアで特徴検出手法を実装する方法を示しています。

Harris Corner Detection (Harris コーナー検出)

FAST Corner Detection (FAST コーナー検出)

Vision HDL Toolbox によるコーナー検出設計

カメラパイプライン

ノイズ除去、ガンマ補正、およびヒストグラム実装の例を使用して、画像調整ハードウェアの開発を開始できます。

Noise Removal and Image Sharpening (ノイズ除去および画像鮮明化)

Gamma Correction (ガンマ補正)

Histogram Equalization (ヒストグラム均等化)

エッジ検出 FPGA アプリケーションでの画像調整

画像処理 IP ブロック

Vision HDL Toolbox には、ハードウェアによく実装される、大量の計算処理を伴うストリーミングアルゴリズムをハードウェアに効率的に実装できるようにする IP ブロックが用意されており、画像処理やビデオ処理のサブシステムの設計を高速化できます。

ハードウェアアクセラレーションによる画像処理

変換、フィルタリング、モルフォロジー、統計などの画像処理アルゴリズムの効率的なハードウェア実装をモデル化およびシミュレーションできます。その後、HDL Coder を使用して合成可能な VHDL または Verilog の RTL を生成します。

HDL-Optimized Algorithm Design — Blocks (HDL に最適化されたアルゴリズム設計 - ブロック)

Noise Removal and Image Sharpening (ノイズ除去および画像鮮明化)

HDL 対応の Edge Detector ブロックおよびその設定可能なパラメーター

マルティプルピクセルパークロックの処理

4 または 8 ピクセルのパラレルストリームを指定した 4K、8K または FPGA クロックレートによる高フレームレートのビデオを処理します。基礎となるハードウェア実装は自動的に更新され、指定された並列性のあるシミュレーションおよびコード生成をサポートします。

マルチピクセルビデオストリームの絞り込み

Vision HDL Toolbox での Multiple-Pixel-Per-Clock 処理 (3:02)

Multiple-Pixel-Per-Clock の FPGA アプリケーションを設計 (5:15)

8 ピクセル以下の並列処理を指定します。

組み込みのハードウェアデータ管理

Vision HDL Toolbox ブロックを使用して、制御信号、関心領域 (ROI) ウィンドウ、ラインバッファーなどのストリーミング入力データを自動的に管理できます。HDL Coder を使用して、モデル化およびシミュレーションする制御機能の VHDL または Verilog の RTL を生成できます。

Streaming Pixel Interface (ストリーミングピクセルインターフェイス)

Buffer Bursty Data Using the Pixel Stream FIFO Block (ピクセルストリーム FIFO ブロックを使用したバッファーバーストデータ)

行を自動的にバッファーして、エッジ検出のための ROI ウィンドウを作成

フレームベースのアルゴリズムを使用した検証

ハードウェア実装を意識したピクセルベースのモデルにフレームベースのアルゴリズムとテストベンチを接続して効率的な検証が可能です。

フレームとピクセル変換

ハードウェア内の処理用の制御信号により、フルサイズのビデオをピクセルストリームに変換します。その後、ストリーミングのハードウェア出力をフレームに変換して、ゴールデンリファレンスアルゴリズムに対して検証できるようにします。

Streaming Pixel Interface (ストリーミングピクセルインターフェイス)

Integrate Vision HDL Blocks Into Camera Link System (Camera Link システムへの Vision HDL ブロックの統合)

ハードウェア処理用の制御信号によってイメージフレームをピクセルストリームに変換する Frame To Pixels ブロック

MATLAB および Simulink による検証例とテンプレート

Image Processing Toolbox™ および Computer Vision Toolbox™ のアルゴリズムとテストを使用してハードウェア実装を検証する方法を学びます。

MATLAB Vision Algorithm to Simulink Hardware-Targeted Model Workflow (Simulink ハードウェアターゲットモデルワークフローの MATLAB Vision アルゴリズム)

Design Video Processing Algorithms for HDL in Simulink (Simulink での HDL 用ビデオ処理アルゴリズムの設計)

フレームベースのアルゴリズムを使用して、ストリーミングを実装するハードウェアを検証

HDL と FPGA のコシミュレーション

HDL Verifier™ を使用し、MATLAB または Simulink テスト環境に接続された RTL シミュレーションまたは FPGA 開発キットを使用してハードウェアサブシステムを検証します。

Xilinx FPGA および Zynq SoC ボードを使用した AXI Master としての MATLAB (5:40)

HDL Verifier は、Xilinx、Intel、および Microsemi の FPGA ボードを使用した FPGA インザループ検証をサポート

FPGA、ASIC、および SoC 実装

ライブビデオ入力を利用してテストするために、画像処理アプリケーションを容易に FPGA に実装できます。また、同じモデルを製品展開のために再利用できます。

ライブビデオ入力によるプラットフォームのプロトタイプの作成

Vision HDL Toolbox Support Package for Xilinx^® Zynq^®-Based Hardware をダウンロードし、HDL Coder および Embedded Coder^® を使用して MATLAB または Simulink 実装からコードを生成し、画像処理アプリケーションのプロトタイプを作成します。

コーナー検出設計を FPGA ハードウェアにターゲット (5:36)

Zynq Video Dataflow (Zynq ビデオデータフロー)