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テスト生成の基礎

テスト ケースを作成してモデルの動作を検証する

Simulink® Design Verifier™ は、テスト生成の自動化によって Simulink モデルの信頼性とロバスト性を高めることができる強力なツールです。テストの生成機能を使用すると、設計エラーの検出、モデルの動作の検証、およびすべての機能要件のカバレッジの確認を目的とした包括的なテスト ケースを簡単に作成できます。形式的手法を活用することで、Simulink Design Verifier はモデルの状態空間を体系的に調べて重要なテスト シナリオを特定するため、手動によるテスト作業が減り、検証プロセスが高速化されます。記載されている基本的な手順に従うとテスト ケースを効果的に生成して利用でき、モデルが指定した設計基準を満たし、意図したように機能することを確認できます。

ブロック

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Test Conditionテスト ケースでの信号値の制限
Test Objectiveテスト ケースで信号が達成しなければならないカスタム オブジェクティブを定義する
Detector入力が true となる期間の検出と、出力タイプに基づく出力が true となる期間の作成
Extender入力が true となる期間の延長
Implies特定の応答を生成する条件の指定
Within Implies目的の期間内に応答が発生するかを確認する
Verification Subsystemシミュレーション結果や生成済みのコードに影響を与えることなく、証明オブジェクティブまたはテスト オブジェクティブを指定する

関数

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sldvoptions設計検証オプション オブジェクトの作成
sldv.conditionStateflow チャートおよび MATLAB Function ブロックのテスト条件関数
sldv.testStateflow チャートと MATLAB Function ブロックのテスト オブジェクティブ関数
sldvextractサブシステムまたはサブチャートの内容を解析用の新しいモデルに抽出する
sldvtimerタイマー最適化の識別、変更、および表示
sldvoptions設計検証オプション オブジェクトの作成
sldvrunモデルの解析
sldvlogsignalsシミュレーション入力端子の値を記録する
sldvgencovモデルを解析して未達モデル カバレッジを取得する
sldvgenspreadsheetテスト ケースが含まれるスプレッドシートの生成 (R2022b 以降)
sldvruntest入力データを使用したモデルのシミュレーション
sldvruntestoptssldvruntest または sldvruncgvtest に対するシミュレーションまたは実行オプションの生成
sldvharnessoptssldvmakeharness の既定のオプション
sldvmakefiltersldvData ファイル内のステータスが UnsatisfiableDead LogicFalsifiedFalsified - No Counterexample、または Error - Needs Simulation のオブジェクティブの正当化規則を含むフィルター ファイルを生成する (R2022a 以降)
sldvmakeharnessハーネス モデルの生成
sldvmergeharnessテスト ケースおよび初期化を 1 つのハーネス モデルにマージする
sldvreportSimulink Design Verifier レポートを生成する
sldvchecksumモデルのチェックサムを返す (R2021a 以降)

トピック