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Test Condition

テスト ケースでの信号値の制限

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ライブラリ:
Simulink Design Verifier / Objectives and Constraints

説明

Test Condition ブロックは、テスト生成モードで動作しているモデル内の信号のテスト条件を定義します (テスト ケースの生成とはを参照)。[値] パラメーターを使用して、信号値に関する制限を指定します。このブロックは、指定された [値] パラメーターを入力信号に適用し、テスト ケースの生成を試みます。

このブロックを使用すると次のことが可能です。

• 条件を有効または無効にします。

• Simulink^® エディターで、ブロックの [値] パラメーターを表示するかどうかを指定します。

• ブロックの出力端子を表示するかどうかを指定します。

Simulink および Simulink Coder™ を使用してコードを生成すると、Test Condition ブロックは無視されます。Test Condition ブロックは、モデルのシミュレーション中に信号を変更せず、信号のみを使用してテスト条件を生成します。

端子

入力

Port_1 — スカラーまたは cell 配列として指定されている入力信号

スカラー | cell 配列

Test Condition ブロックは、Simulink ソフトウェアがサポートするすべての組み込みデータ型の信号を受け入れます。サポートされているデータ型の詳細については、Simulink でサポートされているデータ型を参照してください。このブロックは、複素数入力信号をサポートしていません。

データ型: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated | bus

出力

Port_1 — スカラーまたは cell 配列として返される出力信号

スカラー | cell 配列

Test Condition ブロックは、Simulink ソフトウェアがサポートするすべての組み込みデータ型の信号を返します。サポートされているデータ型の詳細については、Simulink でサポートされているデータ型を参照してください。

データ型: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated | bus

依存関係

この端子を有効にするには、[パス スルー スタイル (出力端子を表示)] を選択します。

パラメーター

有効 — ブロックが有効かどうか

on (既定値) | off

モデルのテストを生成するには、このパラメーターを選択します。このオプションをオフにすると、ブロックは無効になります。このオプションがオフになっている場合は、Simulink エディターでこのブロックがグレー表示になります。

タイプ — ブロックが Test Condition ブロックまたは Proof Assumption ブロックのどちらとして動作するか

Test Condition (既定値) | Assumption

ブロックが Test Condition ブロックまたは Proof Assumption ブロックのどちらとして動作するかを指定します。[Assumption] を選択すると、Test Condition ブロックが Proof Assumption ブロックに変換されます。

値 — テスト条件

スカラー | cell 配列

[値] パラメーターを使って、テスト ケースの信号値を制限します。MATLAB^® の cell 配列形式で、スカラー値と間隔の組み合わせを指定します。詳細については、パラメーター コンフィギュレーション ファイルの使用を参照してください。

あるいは、引数として単一値を受け入れる Sldv.Point コンストラクターを使用してスカラー値を指定することもできます。Sldv.Interval コンストラクターを使用して区間を指定することもできます。この場合、区間の上限と下限用に 2 つの入力引数が必要です。

たとえば、[値] パラメーター

{0, [1, 3]}

は、次のように指定します。

• 0 — スカラー

• [1, 3] — 閉区間

[値] パラメーター

{Sldv.Interval(0, 1, '[)'), Sldv.Point(1)}

は、次のように指定します。

• Sldv.Interval(0, 1, '[)') — 左閉右開区間 [0, 1)

• Sldv.Point(1) — スカラー

Test Condition ブロックに対して複数のスカラー値と間隔を指定した場合、Simulink Design Verifier™ ソフトウェアはテスト ケースの生成中に論理 OR 演算子を使って、これらの値を組み合わせます。その結果、ソフトウェアは、単一のスカラー値または間隔が満たされると、テスト条件全体が達成されたと認識します。

単一のスカラー値または間隔内では、論理 AND 演算によりテスト条件が生成されます。その場合、入力が条件を満たすためには、すべての信号が制約を満たさなければなりません。

たとえば、次のような 2 次元の開区間があるとします。

Sldv.Interval([-5 -5],[5 2],'()')

ゼロ ベクトル [0 0] は、ゼロの要素が区間 -5 ～ 5 および -5 ～ 2 の範囲内にあるため、条件を満たしています。

ベクトル [0 3] は、2 番目の要素である 3 が区間 -5 ～ 2 の外にあるため、条件を満たしていません。

値を表示 — [値] パラメーターの内容を表示

on (既定値) | off

Simulink エディターで、ブロックが [値] パラメーターの内容を表示するかどうかを指定します。

パス スルー スタイル (出力端子を表示): — Simulink エディターで、ブロックが出力端子を表示するかどうか

on (既定値) | off

選択すると、ブロックは出力端子を表示し、入力信号をブロックの出力へパス スルーすることができます。選択されていない場合は、ブロックは出力端子を非表示にして、入力信号を終了します。

例: 次の図は、各ケースのブロックの外観を示しています。

[パス スルー スタイル]: 選択した場合

[パス スルー スタイル]: オフの場合

拡張機能

HDL コード生成

HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

HDL Coder™ は、HDL の実装と合成ロジックに影響を与える追加のコンフィギュレーション オプションを提供します。

HDL アーキテクチャ

アーキテクチャ	説明
No HDL	このブロックに HDL コードを生成しません。

HDL ブロックのプロパティ

PreserveUpstreamLogic

接続されていないロジックの削除を制御します。既定値は off です。これは、接続されていないロジックが HDL コードに保存されないことを意味します。詳細については、PreserveUpstreamLogic (HDL Coder)を参照してください。

バージョン履歴

R2007a で導入

参考

Proof Assumption | Test Objective

トピック

• Test Condition ブロック