Triggered Subsystem

外部入力により実行がトリガーされるサブシステム

このページをすべて展開する

ライブラリ:
Simulink / Ports & Subsystems
HDL Coder / Ports & Subsystems

説明

Triggered Subsystem ブロックは、制御信号がトリガー値をもつたびに実行されるサブシステムを作成する開始点として事前設定された Subsystem ブロックです。

Triggered Subsystem ブロックを使用して以下をモデル化します。

トリガー値を検知したときに実行されるタスク。
I/O ハードウェアからの割り込み。
例外またはエラーを処理するプロセッサリクエスト。

Triggered Subsystem ブロックパラメーターの説明については、Subsystem を参照してください。

端子

入力

すべて展開する

`In` — サブシステムブロックへの信号入力
スカラー | ベクトル | 行列

Inport ブロックをサブシステムブロック内に配置することで、ブロックへの外部入力端子が追加されます。端子ラベルは Inport ブロックの名前と一致します。

ローカル環境から信号を取得するには、Inport ブロックを使用します。

`Trigger` — サブシステムブロックへの信号入力の制御
スカラー

Trigger ブロックをサブシステムブロック内に配置することで、ブロックへの外部入力端子が追加されます。

出力

すべて展開する

`Out` — サブシステムからの信号出力
スカラー | ベクトル | 行列

Outport ブロックをサブシステムブロック内に配置することで、ブロックの出力端子が追加されます。サブシステムブロック上の端子ラベルは Outport ブロックの名前です。

信号をローカル環境に送信するには、Outport ブロックを使用します。

モデルの例

Triggered Subsystem

トリガーされたサブシステムとさまざまなタイプのトリガーを示すモデル。

モデルを開く

ブロックの優先順位

このモデルでは、ブロックに異なる優先度が割り当てられるとどのようになるのかを示します。ブロックの優先順位は、ブロックが実行される順序に影響を与えます。ブロックの優先順位は、[ブロックプロパティ] ダイアログで設定できます。小さい数字ほど優先順位が高くなります。

モデルを開く

時相論理を使ったバンバン制御

この例では、Stateflow® を使用してボイラーのバンバン温度制御システムをモデル化する方法を示します。ボイラーのダイナミクスが Simulink® でモデル化されます。

スクリプトを開く

Triggered Subsystem を使ったエンジンタイミングのモデル化

この例では、4 シリンダー火花点火内燃エンジンのスロットルからクランクシャフト出力までをモデル化する方法を示します。不必要に複雑にすることなく、必要に応じて、システムの動的挙動を記述する経験的関係で補足される、明確に定義された物理的原理を使用しました。

モデルを開く

閉ループ制御を使ったエンジンタイミングモデル

この例では、Triggered Subsystem を使ったエンジンタイミングのモデル化で説明されている開ループエンジンモデルのバージョンを拡張する方法を示します。このモデル sldemo_enginewc は閉ループを含んでおり、Simulink® モデルの柔軟性と拡張性を示します。この拡張モデルでは、コントローラーの目的は、負荷トルクの変化の影響が最小限に抑えられるように、高速スロットルアクチュエータでエンジン速度を調節することです。これは、エンジンモデルに離散時間 PI コントローラーを追加することによって、Simulink で簡単に実装できます。

モデルを開く

ブロックの特性

データ型	`Boolean^a` \| `bus^a` \| `double^a` \| `enumerated^a` \| `fixed point^a` \| `half^a` \| `integer^a` \| `single^a` \| `string^a`
直達	`いいえ`
多次元信号	`限定的^a`
可変サイズの信号	`限定的^a`
ゼロクロッシング検出	`いいえ`
^a 実際のデータ型または機能のサポートは、ブロックの実装に依存します。

拡張機能

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

実際のコード生成のサポートは、ブロックの実装に依存します。

HDL コード生成
HDL Coder™ を使用して FPGA 設計および ASIC 設計のための Verilog および VHDL のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加のコンフィギュレーションオプションがあります。ベストプラクティス、制限、および TriggerAsClock プロパティでトリガー信号をクロックとして使用する方法の詳細については、HDL コード生成のための Triggered Subsystem の使用 (HDL Coder)を参照してください。

HDL アーキテクチャ

アーキテクチャ説明

Module (既定値) サブシステムとそのサブシステム内のブロックのコードを生成します。

アーキテクチャ	説明
`Module` (既定値)	サブシステムとそのサブシステム内のブロックのコードを生成します。
`BlackBox`	ブラックボックスインターフェイスを生成します。生成された HDL コードには、サブシステムの入力/出力端子定義のみ含まれます。したがって、モデル内のサブシステムを使用して、手動作成された既存の HDL コードへのインターフェイスを生成できます。サブシステムのブラックボックスインターフェイスの生成は、クロック信号を使用しない Model ブロックインターフェイスの生成と似ています。
`No HDL`	生成されたコードからサブシステムを削除します。シミュレーションでサブシステムを使用できますが、HDL コード内では "ノーオペレーション" として扱います。

BlackBox

ブラックボックスインターフェイスを生成します。生成された HDL コードには、サブシステムの入力/出力端子定義のみ含まれます。したがって、モデル内のサブシステムを使用して、手動作成された既存の HDL コードへのインターフェイスを生成できます。

サブシステムのブラックボックスインターフェイスの生成は、クロック信号を使用しない Model ブロックインターフェイスの生成と似ています。

No HDL

生成されたコードからサブシステムを削除します。シミュレーションでサブシステムを使用できますが、HDL コード内では "ノーオペレーション" として扱います。

ブラックボックスインターフェイスのカスタマイズ

[BlackBox] アーキテクチャについて、端子名をカスタマイズして、外部コンポーネントのインターフェイスの属性を設定できます。ブラックボックスまたは HDL コシミュレーションインターフェイスのカスタマイズ (HDL Coder)を参照してください。

HDL ブロックプロパティ

一般
AdaptivePipelining	合成ツール、ターゲット周波数、乗算器の語長に基づくパイプラインの自動挿入。既定の設定は `[inherit]` です。AdaptivePipelining (HDL Coder)も参照してください。
BalanceDelays	あるパスに新しい遅延が導入されたことを検出し、それに一致する遅延を他のパスに挿入します。既定の設定は `[inherit]` です。BalanceDelays (HDL Coder)も参照してください。
ClockRatePipelining	パイプラインレジスタを低速のデータレートではなく高速のクロックレートで挿入します。既定の設定は `[inherit]` です。ClockRatePipelining (HDL Coder)も参照してください。
ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は `0` です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
DistributedPipelining	パイプラインレジスタの分散、またはレジスタのリタイミング。既定の設定は `[オフ]` です。DistributedPipelining (HDL Coder)も参照してください。
DSPStyle	乗算器のマッピングの合成属性。既定の設定は `[なし]` です。DSPStyle (HDL Coder)も参照してください。
FlattenHierarchy	生成された HDL コードからサブシステム階層を削除します。既定の設定は `[inherit]` です。FlattenHierarchy (HDL Coder)も参照してください。
InputPipeline	生成されたコードに挿入する入力パイプラインステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は `0` です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプラインステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は `0` です。詳細については、OutputPipeline (HDL Coder)を参照してください。
SharingFactor	単一の共有リソースにマッピングされる、機能的に等価なリソースの数。既定の設定は 0 です。リソース共有 (HDL Coder)も参照してください。
StreamingFactor	時間多重化されてシリアルのスカラーデータパスに変換される、パラレルデータパスの数、またはベクトルの数。既定値は 0 であり、パラレルデータパスがそのまま実装されます。ストリーミング (HDL Coder)も参照してください。

ターゲット仕様

このブロックは DUT にできないため、[ターゲット仕様] タブのブロックプロパティ設定は無視されます。

制限

HDL コード生成ではトリガー入力で Boolean データ型のみがサポートされます。

固定小数点の変換
Fixed-Point Designer™ を使用して固定小数点システムの設計とシミュレーションを行います。

実際のデータ型のサポートは、ブロックの実装に依存します。

バージョン履歴

R2006a より前に導入

参考

ブロック

Enabled Subsystem | Enabled and Triggered Subsystem | Message Triggered Subsystem | Function-Call Subsystem | Subsystem | Trigger

Triggered Subsystem

説明

端子

入力

In — サブシステム ブロックへの信号入力 スカラー | ベクトル | 行列

Trigger — サブシステム ブロックへの信号入力の制御 スカラー

出力

Out — サブシステムからの信号出力 スカラー | ベクトル | 行列

モデルの例

Triggered Subsystem

ブロックの優先順位

時相論理を使ったバンバン制御

Triggered Subsystem を使ったエンジン タイミングのモデル化

閉ループ制御を使ったエンジン タイミング モデル

ブロックの特性

拡張機能

C/C++ コード生成 Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成 HDL Coder™ を使用して FPGA 設計および ASIC 設計のための Verilog および VHDL のコードを生成します。

固定小数点の変換 Fixed-Point Designer™ を使用して固定小数点システムの設計とシミュレーションを行います。

バージョン履歴

参考

ブロック

トピック

`In` — サブシステムブロックへの信号入力
スカラー | ベクトル | 行列

`Trigger` — サブシステムブロックへの信号入力の制御
スカラー

`Out` — サブシステムからの信号出力
スカラー | ベクトル | 行列

Triggered Subsystem を使ったエンジンタイミングのモデル化

閉ループ制御を使ったエンジンタイミングモデル

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成
HDL Coder™ を使用して FPGA 設計および ASIC 設計のための Verilog および VHDL のコードを生成します。

固定小数点の変換
Fixed-Point Designer™ を使用して固定小数点システムの設計とシミュレーションを行います。