ブラックボックスまたは HDL コシミュレーションインターフェイスのカスタマイズ

以下のブロックからインターフェイスを生成する場合、端子名のカスタマイズと外部コンポーネントの属性の設定が可能です。

ブラックボックス実装を行う Model
ブラックボックス実装を行う Subsystem
HDL Cosimulation

インターフェイスパラメーター

[HDL ブロックプロパティ] ダイアログボックスを開いてインターフェイス生成パラメーターを表示します。

次の表は、インターフェイス生成パラメーターの名前、値の設定および用途についてまとめたものです。

メモ

[AddClockEnablePort]、[AddClockPort]、および [AddResetPort] パラメーターを使用して、Simulink^® モデルでクロック信号、リセット信号、およびクロックイネーブル信号を明示的に指定することはできません。代わりに、以下のパラメーターを使用して、生成された HDL コードにクロック端子、リセット端子、またはクロックイネーブル端子を追加します。

パラメーター名	値	説明
AddClockEnablePort	`on` \| `off` 既定の設定: `on`	`[on]` の場合、ブロック用に生成されたインターフェイスにクロックイネーブルの入力端子を追加します。端子の名前は [ClockEnableInputPort] で指定します。
AddClockPort	`on` \| `off` 既定の設定: `on`	`[on]` の場合、ブロック用に生成されたインターフェイスにクロックの入力端子を追加します。端子の名前は [ClockInputPort] で指定します。 [AddClockPort] が `[off]` の場合、[AddClockEnablePort] および [AddResetPort] は `[off]` とみなされます。
AddResetPort	`on` \| `off` 既定の設定: `on`	`[on]` の場合、ブロック用に生成されたインターフェイスにリセット入力端子を追加します。端子の名前は [ResetInputPort] で指定します。
AllowPipelineDistribution	`on` \| `off` 既定の設定: `off`	`[on]` にすると、HDL Coder™ でレジスタがブロック内で入力から出力、出力から入力へと移動可能になります。
ClockEnableInputPort	既定の設定: `clk_enable`	ブロックのクロックイネーブルの入力端子の HDL 名を指定します。このプロパティで指定した HDL 名をもつクロックイネーブル入力端子を生成するには、[AddClockEnablePort] を `[on]` に設定します。複数のクロックイネーブル名を指定できます。クロックイネーブルのマッピングは、入力および出力サンプルレートによって決まります。クロックイネーブル端子は、最速のサンプルレートから最遅のサンプルレートの順にマップされます。たとえば、モデルに 2 つのサンプルレートがあり、このプロパティにクロックイネーブル名として `["clken1" "clken2"]` を指定したとします。`clken1` は速い方のサンプルレートにマッピングされ、`clken2` は遅い方のレートにマッピングされます。 [クロックの入力] が `[単一]` の場合、1 個または N 個のクロックイネーブル端子名を指定します。ここで、N はサンプルレートの数です。[クロックの入力] が `[複数]` の場合、N 個のクロックイネーブル端子名を指定します。
ClockInputPort	既定の設定: `clk`	ブロックのクロックの入力信号の HDL 名を指定します。このプロパティで指定した HDL 名をもつクロック入力端子を生成するには、[AddClockPort] を `[on]` に設定します。複数のクロック端子名を指定できます。クロック端子のマッピングは、入力および出力サンプルレートによって決まります。クロック端子は、最速のサンプルレートから最遅のサンプルレートの順にマップされます。たとえば、モデルに 2 つのサンプルレートがあり、このプロパティにクロック名として `["clk1" "clk2"]` を指定したとします。`clk1` は速い方のサンプルレートにマッピングされ、`clk2` は遅い方のレートにマッピングされます。 [クロックの入力] が `[単一]` の場合、1 個のクロック入力端子名を指定します。[クロックの入力] が `[複数]` の場合、N 個のクロック入力端子名を指定します。ここで、N はサンプルレートの数です。
ConstrainedOutputPipeline	既定の設定: 0	コードジェネレーターが既存の遅延を設計内に再配布することでインターフェイスの出力に挿入する必要がある遅延数を指定します。
EntityName	既定の設定: エンティティ名の文字列はブロック名から派生し、有効な VHDL^® エンティティ名が生成されるように必要に応じて変更されます。	ブロック用に生成された VHDL `entity`、あるいは Verilog^® または SystemVerilog `module` の名前を指定します。
GenericList	それぞれ 2 つまたは 3 つの文字配列をもつ cell 配列が含まれる cell 配列変数を渡すか、それぞれ 2 つまたは 3 つの文字配列が含まれる cell 配列の cell 配列を入力します。この文字配列は、VHDL `generic`、あるいは Verilog または SystemVerilog `parameter` の名前、値およびオプションのデータ型を表します。既定のデータ型は `integer` です。既定の設定: なし	VHDL `generic`、あるいは Verilog または SystemVerilog `parameter` の名前と値のペアと、それぞれにオプションのデータ型が指定されているリストを指定して、`BlackBox` 実装が行われているサブシステムに渡します。たとえば、[HDL ブロックプロパティ] ダイアログボックスで、`{'name','value','type'}` を入力するか、データ型が `integer` である場合に `{'name','value'}` を入力します。 `hdlset_param` を使用して `GenericList` を設定するには、コマンドラインで以下のように入力します。 `hdlset_param (blockname,'GenericList','{''name'',''value'',''type''}');` データ型が `integer` である場合、コマンドラインで以下のように入力します。 `hdlset_param (blockname,'GenericList','{''name'',''value''}');`
ImplementationLatency	-1 \| 0 \| 正の整数既定の設定: -1	外部コンポーネントの追加のレイテンシを、Simulink に対して相対的に、タイムステップ数で指定します。 0 より大きい場合、この値が遅延の均衡化に使用されます。入力と出力は同じレートで動作しなければなりません。 -1 の場合、レイテンシは不明です。これにより遅延の均衡化は無効になります。複数のサンプルレートをもつブラックボックスサブシステムでは、[ImplementationLatency] と最も遅い出力サンプルレートの積が、すべての出力サンプルレートで割り切れなければなりません。
InlineConfigurations (VHDL のみ)	`on` \| `off` 既定の設定: このパラメーターが未指定の場合、既定でグローバルな `InlineConfigurations` プロパティの値に設定されます。	`[off]` にすると、ブロック構成の生成が抑制され、ユーザーによる外部構成が必要になります。
InputPipeline	既定の設定: 0	生成されたコードの入力パイプラインステージ数 (パイプラインの深さ) を指定します。
OutputPipeline	既定の設定: 0	生成されたコードの出力パイプラインステージ数 (パイプラインの深さ) を指定します。
ResetInputPort	既定の設定: `reset`	ブロックのリセット入力の HDL 名を指定します。このプロパティで指定した HDL 名をもつリセット入力端子を生成するには、[AddResetPort] を `[on]` に設定します。複数のリセット端子名を指定できます。リセット端子のマッピングは、入力および出力サンプルレートによって決まります。リセット端子は、最速のサンプルレートから最遅のサンプルレートの順にマップされます。たとえば、モデルに 2 つのサンプルレートがあり、このプロパティにリセット名として `["rst1" "rst2"]` を指定したとします。`rst1` は速い方のサンプルレートにマッピングされ、`rst2` は遅い方のレートにマッピングされます。 [クロックの入力] が `[単一]` の場合、1 個のリセット入力端子名を指定します。[クロックの入力] が `[複数]` の場合、N 個のリセット入力端子名を指定します。ここで、N はサンプルレートの数です。
VHDLArchitectureName (VHDL のみ)	既定の設定: `rtl`	ブロック用に生成された RTL アーキテクチャ名を指定します。アーキテクチャの名前は、[InlineConfigurations] が `[on]` の場合にのみ生成されます。
VHDLComponentLibrary (VHDL のみ)	既定の設定: `work`	VHDL コンポーネントを読み込むライブラリを指定します。

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インターフェイス パラメーター

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