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ブラック ボックスまたは HDL コシミュレーション インターフェイスのカスタマイズ

以下のブロックからインターフェイスを生成する場合、端子名のカスタマイズと外部コンポーネントの属性の設定が可能です。

  • ブラック ボックス実装を行う Model

  • ブラック ボックス実装を行う Subsystem

  • HDL Cosimulation

インターフェイス パラメーター

[HDL ブロック プロパティ] ダイアログ ボックスを開いてインターフェイス生成パラメーターを表示します。

次の表は、インターフェイス生成パラメーターの名前、値の設定および用途についてまとめたものです。

メモ

[AddClockEnablePort][AddClockPort]、および [AddResetPort] パラメーターを使用して、Simulink® モデルでクロック信号、リセット信号、およびクロック イネーブル信号を明示的に指定することはできません。代わりに、以下のパラメーターを使用して、生成された HDL コードにクロック端子、リセット端子、またはクロック イネーブル端子を追加します。

パラメーター名説明
AddClockEnablePort

on | off

既定の設定: on

[on] の場合、ブロック用に生成されたインターフェイスにクロック イネーブルの入力端子を追加します。端子の名前は [ClockEnableInputPort] で指定します。
AddClockPort

on | off

既定の設定: オン

[on] の場合、ブロック用に生成されたインターフェイスにクロックの入力端子を追加します。端子の名前は [クロックの入力端子] で指定します。
AddResetPort

on | off

既定の設定: on

[on] の場合、ブロック用に生成されたインターフェイスにリセット入力端子を追加します。端子の名前は [ResetInputPort] で指定します。
AllowDistributedPipelining

on | off

既定の設定: off

[on] にすると、レジスタがブロック内で入力から出力、出力から入力へと移動可能になります。
ClockEnableInputPort

既定の設定: clk_enable

ブロックのクロック イネーブルの入力端子の HDL 名を指定します。
ClockInputPort

既定の設定: clk

ブロックのクロックの入力信号の HDL 名を指定します。
ConstrainedOutputPipeline

既定の設定: 0

コード ジェネレーターが既存の遅延を設計内に再配布することでインターフェイスの出力に挿入する必要がある遅延数を指定します。
EntityName

既定の設定: エンティティ名の文字列はブロック名から派生し、有効な VHDL® エンティティ名が生成されるように必要に応じて変更されます。

ブロック用に生成された VHDL entity または Verilog® module の名前を指定します。

GenericList

それぞれ 2 つまたは 3 つの文字列をもつ cell 配列が含まれる cell 配列変数を渡すか、それぞれ 2 つまたは 3 つの文字列が含まれる cell 配列の cell 配列を入力します。この文字列は名前、値および VHDL generic または Verilog parameter のオプションのデータ型を表します。既定のデータ型は integer です。

既定の設定: なし

VHDL generic または Verilog parameter の名前と値のペアと、それぞれにオプションのデータ型が指定されているリストを指定して、BlackBox 実装が行われているサブシステムに渡します。

たとえば、[HDL ブロック プロパティ] ダイアログ ボックスで、{'name','value','type'} を入力するか、データ型が integer である場合に {'name','value'} を入力します。

hdlset_param を使用して GenericList を設定するには、コマンド ラインで以下のように入力します。

hdlset_param (blockname,'GenericList','{''name'',''value'',''type''}');

データ型が integer である場合、コマンド ラインで以下のように入力します。

hdlset_param (blockname,'GenericList','{''name '',''value''}');

ImplementationLatency

-1 | 0 | 正の整数

既定の設定: -1

外部コンポーネントの追加のレイテンシを、Simulink に対して相対的に、タイム ステップ数で指定します。

0 より大きい場合、この値が遅延の均衡化に使用されます。入力と出力は同じレートで動作しなければなりません。

-1 の場合、レイテンシは不明です。これにより遅延の均衡化は無効になります。

InlineConfigurations
(VHDL のみ)

on | off

既定の設定: このパラメーターが未指定の場合、既定でグローバルな InlineConfigurations プロパティの値に設定されます。

[off] にすると、ブロック構成の生成が抑制され、ユーザーによる外部構成が必要になります。
InputPipeline

既定の設定: 0

生成されたコードの入力パイプライン ステージ数 (パイプラインの深さ) を指定します。
OutputPipeline

既定の設定: 0

生成されたコードの出力パイプライン ステージ数 (パイプラインの深さ) を指定します。
ResetInputPort

既定の設定: reset

ブロックのリセット入力の HDL 名を指定します。
VHDLArchitectureName
(VHDL のみ)

既定の設定: rtl

ブロック用に生成された RTL アーキテクチャ名を指定します。アーキテクチャの名前は、[InlineConfigurations][on] の場合にのみ生成されます。
VHDLComponentLibrary
(VHDL のみ)

既定の設定: work

VHDL コンポーネントを読み込むライブラリを指定します。

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