双方向端子の指定
ブラック ボックス実装を行う Subsystem ブロックに対して双方向端子を指定することができます。生成されたコードでは、双方向端子が Verilog® または VHDL® inout
のキーワードをもちます。
FPGA ターンキー ワークフローにおいて、双方向端子を使用して外部の RAM に接続できます。
要件
双方向端子は、ブラック ボックス サブシステムの端子でなければなりません。
双方向端子と、それに対応する最上位の DUT サブシステム端子との間にロジックをもつことはできません。そうしないと、生成コードがコンパイルできなくなります。
双方向端子の指定方法
双方向端子を UI で指定するには、次の手順に従います。
ブラック ボックス Subsystem 内で、双方向端子を表現する Inport または Outport ブロックを右クリックします。[HDL コード] 、 [HDL ブロック プロパティ] を選択します。
[BidirectionalPort] は
[on]
を選択します。
双方向端子をコマンド ラインで指定するには、hdlset_param
または makehdl
を使用して BidirectionalPort
プロパティを 'on'
に設定します。
たとえば、モデル my_model
があり、そこに DUT サブシステム dut_subsys
が含まれているとします。また、その DUT サブシステムには、ブラック ボックス サブシステム blackbox_subsys
が含まれています。blackbox_subsys
に Inport である input_A
がある場合、input_A
を双方向に指定するには次のように入力します。
hdlset_param('mymodel/dut_subsys/blackbox_subsys/input_A','BidirectionalPort','on');
制限
FPGA ターンキー ワークフローの [Target platform interfaces table] では、双方向端子を
[Specify FPGA Pin {'LSB',...,'MSB'}]
または、双方向端子のビット幅とインターフェイス ビット幅が同じである別のインターフェイスのいずれかにマッピングしなければなりません。たとえば、32 ビットの双方向端子は
[Expansion Headers J6 Pin 2-64[0:31]]
インターフェイスにマッピングできます。DUT サブシステム内に双方向端子がある場合は、Verilog のテスト ベンチを生成できません。
HDL Coder™ は、
[BlackBox]
を [HDL Architecture] として使用するマスク サブシステムの双方向端子をサポートしていません。Simulink® では双方向端子がサポートされていないため、Simulink で双方向端子の動作をシミュレートすることはできません。