Enabled Subsystem

外部入力によって実行がイネーブルになるサブシステム

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ライブラリ:
Simulink / Ports & Subsystems
HDL Coder / Ports & Subsystems

説明

Enabled Subsystem ブロックは、制御信号に正の値が含まれている場合に実行されるサブシステムを作成するときの開始点として事前構成されている Subsystem ブロックです。

Enabled Subsystem ブロックを使用して以下をモデル化します。

Discontinuities
オプション機能
代替機能

Enabled Subsystem ブロックパラメーターの説明については、Subsystem を参照してください。

例

Enabled Subsystem

この例では、Enabled Subsystem に正弦波が入力されるとどのようになるのかを示します。シミュレーションの実行後、スコープに 3 つのプロットが表示されます。

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高度な Enabled Subsystem

このモデルでは、Enabled Subsystem に正弦波が入力されるとどのようになるのかを示します。このモデルでは 4 つの Subsystem に、Subsystem 名に示されているように離散または連続のいずれかの積分器が含まれています。シミュレーションの実行後、2 つのスコープに、離散 Enabled Subsystem についての結果 (上のスコープ) と、連続 Enabled Subsystem についての結果 (下のスコープ) が表示されます。

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大数の法則の説明

この例では、MATLAB System ブロックを使用して、大数の法則を説明する方法を示します。

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条件付き実行サブシステムを使ったカウンター

このモデルは、カウンター回路を使用して、同じ制御信号に対する Enabled Subsystem と Triggered Subsystem との対比を示しています。シミュレーションの実行後、スコープに 3 つのプロットが表示されます。

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信号のマージ

条件付き実行サブシステムと Merge ブロックを使用して、2 つの入力を単一の出力に結合する。

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クラッチロックアップモデルの作成

この例では、Simulink® を使用して回転クラッチシステムをモデル化およびシミュレーションする方法を示します。ロックアップ時にシステムダイナミクスにおいてトポロジーが変化するため、クラッチシステムのモデル化は困難ですが、この例題では、Simulink の Enabled Subsystem がこのような問題をいかに簡単に処理できるかを示します。クラッチシミュレーションの作成において重要な Simulink モデル化概念を採用する方法を説明します。設計者は、動的に変化する可能性がある強い不連続性と制約を伴う多くのモデルにこうした概念を適用できます。

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端子

入力

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In — Subsystem ブロックへの信号入力
スカラー | ベクトル | 行列

Subsystem ブロックへの信号入力。スカラー、ベクトルまたは行列として指定します。Inport ブロックをサブシステム内に配置することで、Subsystem ブロックへの外部入力端子が追加されます。端子ラベルは Inport ブロックの名前と一致します。

ローカル環境から信号を受信するには、Inport ブロックを使用します。

Enable — Subsystem ブロックへの信号入力の制御
スカラー | ベクトル | 行列

サブシステム内の Enable ブロックは、Subsystem ブロックに外部入力端子を追加し、ブロックを Enabled Subsystem ブロックにします。

出力

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Out — Subsystem ブロックからの信号出力
スカラー | ベクトル | 行列

Subsystem ブロックからの信号出力。スカラー、ベクトルまたは行列として返されます。Outport ブロックをサブシステム内に配置することで、Subsystem ブロックへの外部出力端子が追加されます。端子ラベルは Outport ブロックの名前と一致します。

信号をローカル環境に送信するには、Outport ブロックを使用します。

ブロックの特性

データ型	`Boolean^a` \| `bus^a` \| `double^a` \| `enumerated^a` \| `fixed point^a` \| `half^a` \| `integer^a` \| `single^a` \| `string^a`
直達	`いいえ`
多次元信号	`はい^a`
可変サイズの信号	`はい^a`
ゼロクロッシング検出	`いいえ`
^a 実際のデータ型または機能のサポートは、ブロックの実装に依存します。

拡張機能

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

実際のコード生成のサポートは、ブロックの実装に依存します。

HDL コード生成
HDL Coder™ を使用して FPGA 設計および ASIC 設計のための Verilog および VHDL のコードを生成します。

HDL Coder™ には、HDL の実装および合成されたロジックに影響する追加のコンフィギュレーションオプションがあります。

ベストプラクティス

HDL コード生成をターゲットとするモデルで Enabled Subsystem を使用する場合、以下を検討することをお勧めします。

合成結果が Simulink^® の結果と一致するためには、イネーブル端子が FPGA で登録されたロジックによって (同期クロックを使用して) 駆動されなければなりません。
Enabled Subsystem 出力信号に単位遅延を含めます。こうすることで、コードジェネレーターによって余分なバイパスレジスタが HDL コード内に挿入されることを回避できます。
Enabled Subsystem は以下の方法で合成結果に影響する可能性があります。
- システムクロックの速度がわずかに低下する場合がある。
- Enabled Subsystem インスタンスの数とサブシステムあたりの出力端子の数に対応して、生成コードでより多くのリソースが使用される。

HDL アーキテクチャ

アーキテクチャ説明

Module (既定値) サブシステムとそのサブシステム内のブロックのコードを生成します。

アーキテクチャ	説明
`Module` (既定値)	サブシステムとそのサブシステム内のブロックのコードを生成します。
`BlackBox`	ブラックボックスインターフェイスを生成します。生成された HDL コードには、サブシステムの入力/出力端子定義のみ含まれます。したがって、モデル内のサブシステムを使用して、手動作成された既存の HDL コードへのインターフェイスを生成できます。サブシステムのブラックボックスインターフェイスの生成は、クロック信号を使用しない Model ブロックインターフェイスの生成と似ています。
`No HDL`	生成されたコードからサブシステムを削除します。シミュレーションでサブシステムを使用できますが、HDL コード内では "ノーオペレーション" として扱います。

BlackBox

ブラックボックスインターフェイスを生成します。生成された HDL コードには、サブシステムの入力/出力端子定義のみ含まれます。したがって、モデル内のサブシステムを使用して、手動作成された既存の HDL コードへのインターフェイスを生成できます。

サブシステムのブラックボックスインターフェイスの生成は、クロック信号を使用しない Model ブロックインターフェイスの生成と似ています。

No HDL

生成されたコードからサブシステムを削除します。シミュレーションでサブシステムを使用できますが、HDL コード内では "ノーオペレーション" として扱います。

HDL ブロックプロパティ

一般
AdaptivePipelining	合成ツール、ターゲット周波数、乗算器の語長に基づくパイプラインの自動挿入。既定の設定は `[inherit]` です。AdaptivePipelining (HDL Coder)も参照してください。
BalanceDelays	あるパスに新しい遅延が導入されたことを検出し、それに一致する遅延を他のパスに挿入します。既定の設定は `[inherit]` です。BalanceDelays (HDL Coder)も参照してください。
ClockRatePipelining	パイプラインレジスタを低速のデータレートではなく高速のクロックレートで挿入します。既定の設定は `[inherit]` です。ClockRatePipelining (HDL Coder)も参照してください。
ConstrainedOutputPipeline	既存の遅延を設計内で移動することによって出力に配置するレジスタの数。分散型パイプラインではこれらのレジスタは再分散されません。既定の設定は `0` です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
DistributedPipelining	パイプラインレジスタの分散、またはレジスタのリタイミング。既定の設定は `[inherit]` です。DistributedPipelining (HDL Coder)も参照してください。
DSPStyle	乗算器のマッピングの合成属性。既定の設定は `[なし]` です。DSPStyle (HDL Coder)も参照してください。
FlattenHierarchy	生成された HDL コードからサブシステム階層を削除します。既定の設定は `[inherit]` です。FlattenHierarchy (HDL Coder)も参照してください。
InputPipeline	生成されたコードに挿入する入力パイプラインステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は `0` です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成されたコードに挿入する出力パイプラインステージ数。分散型パイプラインと制約付き出力パイプラインでは、これらのレジスタを移動できます。既定の設定は `0` です。詳細については、OutputPipeline (HDL Coder)を参照してください。
SharingFactor	単一の共有リソースにマッピングされる、機能的に等価なリソースの数。既定の設定は 0 です。リソース共有 (HDL Coder)も参照してください。
StreamingFactor	時間多重化されてシリアルのスカラーデータパスに変換される、パラレルデータパスの数、またはベクトルの数。既定値は 0 であり、パラレルデータパスがそのまま実装されます。ストリーミング (HDL Coder)も参照してください。

ターゲット仕様

このブロックは DUT にできないため、[ターゲット仕様] タブのブロックプロパティ設定は無視されます。

制限

HDL Coder は、次の条件を満たす Enabled Subsystem の HDL コード生成をサポートします。

Enabled Subsystem は DUT でない。
サブシステムのトリガー "および" 有効化が "どちらも" 行われていない。
イネーブル信号はスカラーである。
イネーブル信号の入力データ型は boolean である。
サブシステムの出力がバスの場合、出力端子の [初期条件] は 0 にする必要があります。
Enabled Subsystem のすべての入力および出力 (イネーブル信号も含め) が同じレートで実行される。
Enable ブロックの [出力端子の表示] パラメーターが [オフ] に設定されている。
Enable ブロックの [イネーブル時の状態] パラメーターが [保持] に設定されている (つまり、イネーブル時に Enable ブロックは状態をリセットしない)。
Enabled Subsystem の出力端子の [ディセーブル時の出力] パラメーターが [保持] に設定されている (つまり、ディセーブル時に Enabled Subsystem は出力値をリセットしない)。
DUT に以下のブロックが含まれている場合、RAMArchitecture が WithClockEnable に設定されている。
- Dual Port RAM
- Simple Dual Port RAM
- Single Port RAM
Enabled Subsystem に以下のブロックが含まれていない。
- CIC Decimation
- CIC Interpolation
- FIR Decimation
- FIR Interpolation
- Downsample
- Upsample
- HDL FIFO
- HDL Cosimulation ブロック (HDL Verifier™)
- Rate Transition
- NR Polar Encoder および NR Polar Decoder (Wireless HDL Toolbox™)

例

Automatic Gain Controller の例では、HDL コード生成で Enabled Subsystem を使用する方法を示します。例を開くには、次のように入力します。

hdlcoder_agc

PLC コード生成
Simulink® PLC Coder™ を使用して構造化テキストコードを生成します。

固定小数点の変換
Fixed-Point Designer™ を使用して固定小数点システムの設計とシミュレーションを行います。

実際のデータ型のサポートは、ブロックの実装に依存します。

バージョン履歴

R2006a より前に導入

参考

Triggered Subsystem | Enabled and Triggered Subsystem | Function-Call Subsystem | Subsystem | Enable

Enabled Subsystem

説明

例

Enabled Subsystem

高度な Enabled Subsystem

大数の法則の説明

条件付き実行サブシステムを使ったカウンター

信号のマージ

クラッチ ロックアップ モデルの作成

端子

入力

In — Subsystem ブロックへの信号入力 スカラー | ベクトル | 行列

Enable — Subsystem ブロックへの信号入力の制御 スカラー | ベクトル | 行列

出力

Out — Subsystem ブロックからの信号出力 スカラー | ベクトル | 行列

ブロックの特性

拡張機能

C/C++ コード生成 Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成 HDL Coder™ を使用して FPGA 設計および ASIC 設計のための Verilog および VHDL のコードを生成します。

PLC コード生成 Simulink® PLC Coder™ を使用して構造化テキスト コードを生成します。

固定小数点の変換 Fixed-Point Designer™ を使用して固定小数点システムの設計とシミュレーションを行います。

バージョン履歴

参考

トピック

クラッチロックアップモデルの作成

In — Subsystem ブロックへの信号入力
スカラー | ベクトル | 行列

Enable — Subsystem ブロックへの信号入力の制御
スカラー | ベクトル | 行列

Out — Subsystem ブロックからの信号出力
スカラー | ベクトル | 行列

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成
HDL Coder™ を使用して FPGA 設計および ASIC 設計のための Verilog および VHDL のコードを生成します。

PLC コード生成
Simulink® PLC Coder™ を使用して構造化テキストコードを生成します。

固定小数点の変換
Fixed-Point Designer™ を使用して固定小数点システムの設計とシミュレーションを行います。