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スタンドアロン FPGA ボード

Intel® ボードまたは Xilinx® ボードでの HDL コードの生成と展開

スタンドアロン Intel または Xilinx FPGA ボードで設計を展開するには、HDL Coder™ Support Package for Intel FPGA Boards または HDL Coder Support Package for Xilinx FPGA Boards をそれぞれインストールしなければなりません。インストールについては、HDL Coder でサポートされているハードウェアを参照してください。

クラス

hdlcoder.BoardSoC カスタム ボードを記述するボード登録オブジェクト
hdlcoder.ReferenceDesignSoC リファレンス設計を記述するリファレンス設計登録オブジェクト
hdlcoder.WorkflowConfigConfigure HDL code generation and deployment workflows

関数

すべて展開する

socExportReferenceDesignExport custom reference design for HDL Workflow Advisor
addExternalIOInterfaceボード オブジェクトの外部 IO インターフェイスを定義
addExternalPortInterfaceDefine external port interface for board object
addInternalIOInterfaceAdd and define internal IO interface between generated IP core and existing IP cores
addAXI4MasterInterfaceAdd and define AXI4 Master interface
addAXI4SlaveInterfaceAdd and define AXI4 slave interface
addAXI4StreamInterfaceAdd AXI4-Stream interface
addAXI4StreamVideoInterfaceAdd AXI4-Stream Video interface
addClockInterfaceAdd clock and reset interface
addCustomEDKDesignXilinx EDK MHS プロジェクト ファイルの指定
addCustomQsysDesignAltera Qsys プロジェクト ファイルの指定
addCustomVivadoDesignXilinx Vivado のエクスポートしたブロック設計 Tcl ファイルの指定
addIPRepositoryInclude IP modules from your IP repository folder in your custom reference design
addParameterAdd and define custom parameters for your reference design
validateReferenceDesignCheck property values in reference design object
validateBoardCheck property values in board object

トピック

IP コアの生成

Xilinx のプログラムと Intel ボード

トラブルシューティング

IP コアの生成ワークフローと Simulink Real-Time FPGA I/O ワークフローでのタイミング エラーの解決

Vivado ベースのボードでの IP コアの生成ワークフローまたは Simulink Real-Time FPGA I/O ワークフローの [FPGA ビットストリームのビルド] ステップにおけるタイミング エラーを解決します。