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スタンドアロン FPGA ボード

Intel^® ボードまたは Xilinx^® ボードでの HDL コードの生成と展開

スタンドアロン Intel または Xilinx FPGA ボードで設計を展開するには、HDL Coder™ Support Package for Intel FPGA Boards または HDL Coder Support Package for Xilinx FPGA Boards をそれぞれインストールしなければなりません。インストールについては、HDL Coder でサポートされているハードウェアを参照してください。

クラス

`hdlcoder.Board`	SoC カスタムボードを記述するボード登録オブジェクト
`hdlcoder.ReferenceDesign`	SoC リファレンス設計を記述するリファレンス設計登録オブジェクト
`hdlcoder.WorkflowConfig`	Configure HDL code generation and deployment workflows

関数

すべて展開する

リファレンス設計のエクスポート

socExportReferenceDesign Export custom reference design for HDL Workflow Advisor (R2020a 以降)

インターフェイスの追加

`addExternalIOInterface`	ボードオブジェクトの外部 IO インターフェイスを定義
`addExternalPortInterface`	ボードオブジェクトの外部端子インターフェイスを定義する
`addInternalIOInterface`	生成された IP コアと既存の IP コアとの間の内部 IO インターフェイスを追加して定義
`addAXI4MasterInterface`	AXI4 Master インターフェイスを追加して定義する
`addAXI4SlaveInterface`	AXI4 スレーブインターフェイスを追加して定義する
`addAXI4StreamInterface`	AXI4-Stream インターフェイスを追加する (R2020a 以降)
`addAXI4StreamVideoInterface`	Add AXI4-Stream Video interface (R2020a 以降)
`addClockInterface`	Add clock and reset interface

ボードとリファレンス設計

`addCustomEDKDesign`	Xilinx EDK MHS プロジェクトファイルの指定
`addCustomQsysDesign`	Altera Qsys プロジェクトファイルの指定
`addCustomVivadoDesign`	Xilinx Vivado のエクスポートしたブロック設計 Tcl ファイルの指定
`addIPRepository`	Include IP modules from your IP repository folder in your custom reference design
`addParameter`	リファレンス設計のカスタムパラメーターを追加して定義する
`validateReferenceDesign`	リファレンス設計オブジェクトのプロパティの値をチェック
`validateBoard`	Check property values in board object

トピック

IP コアの生成

AXI4 スレーブインターフェイスの生成のための設計のモデル化
スカラー端子、ベクトル端子、バスデータ型の AXI4 または AXI4-Lite インターフェイス用のモデルの設計および値の読み戻し方法。
AXI4-Stream インターフェイス生成向けのモデル設計
AXI4-Stream ベクトルまたはスカラーインターフェイス生成向けのモデルの設計法
AXI4-Stream Video インターフェイス生成向けのモデル設計
AXI4-Stream Video インターフェイスをもつ IP コア生成のためのモデルの設計法。
AXI4 Master インターフェイスを生成するためのモデル設計
AXI4 Master プロトコルの説明および AXI4-Master インターフェイスを備えた IP コアの生成用にモデルを設計する方法の説明。
スタンドアロン FPGA デバイス向けの IP コアの生成ワークフロー
スタンドアロン FPGA デバイスを使用した IP コアの生成ワークフローの使用方法および IP コアのリファレンス設計への組み込み方法を学習します。

Xilinx のプログラムと Intel ボード

ターゲット FPGA ボードまたは SoC デバイスのプログラム
ターゲット Intel または Xilinx ハードウェアをプログラムする方法。

トラブルシューティング

IP コアの生成ワークフローと Simulink Real-Time FPGA I/O ワークフローでのタイミングエラーの解決

Vivado ベースのボードでの IP コアの生成ワークフローまたは Simulink Real-Time FPGA I/O ワークフローの [FPGA ビットストリームのビルド] ステップにおけるタイミングエラーを解決します。

注目の例

IP Core Generation Workflow with a MicroBlaze processor: Xilinx Kintex-7 KC705

Use the HDL Coder™ IP Core Generation Workflow to develop reference designs for Xilinx® parts without an embedded ARM® processor present, but which still utilize the HDL Coder generated AXI interface to control the DUT. Specifically, this example will use the Xilinx Kintex-7 KC705 board and a MicroBlaze™ soft processor running a LightWeightIP (lwIP) based TCP/IP firmware server in the reference design to access the HDL Coder generated DUT registers from anywhere on the connected network. Further, this example will also highlight the difference between accessing data from a collection of registers implemented as multiple scalar ports and a collection of registers implemented as a single vector port.

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Access DUT Registers on Xilinx Pure FPGA Board Using IP Core Generation Workflow

Use the HDL Coder™ IP core generation workflow to develop reference designs for Xilinx® parts that do not use an embedded ARM® processor present but that still utilize the HDL Coder generated AXI interface to control the design under test (DUT). This example uses the HDL Verifier™ AXI Manager IP to access the HDL Coder generated DUT registers from MATLAB®. Alternatively, you can use the Xilinx JTAG AXI Master to access the DUT registers using Vivado® Tcl console by writing Tcl commands. For the Xilinx JTAG AXI Master, you must create a custom reference design. The FPGA design is implemented on the Xilinx Kintex®-7 KC705 board.

スクリプトを開く

Access DUT Registers on Intel Pure FPGA Board Using IP Core Generation Workflow

Use the HDL Coder™ IP core generation workflow to develop reference designs for Intel® parts that do not use an embedded ARM® processor present but that still utilize the HDL Coder generated AXI interface to control the design under test (DUT). This example uses the HDL Verifier™ AXI Manager IP to access the HDL Coder generated DUT registers from MATLAB®. Alternatively, you can use the Intel Qsys JTAG to Avalon® Master Bridge IP to access the FPGA registers using Tcl commands in the Qsys system console. For the Intel JTAG AXI Master, you must create a custom reference design. The FPGA design is implemented on the Arrow® DECA MAX® 10 FPGA evaluation kit.