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Xilinx Zynq プラットフォーム
HDL Coder™ では IP コアを生成して Vivado® プロジェクトに組み込み、Zynq ハードウェアをプログラムできます。Embedded Coder® を使用すると、組み込みソフトウェアを生成してビルドし、ARM® プロセッサで実行できます。SoC プラットフォーム向けのハードウェア ソフトウェア協調設計ワークフローを参照してください。
設計を Zynq ハードウェアに展開するには、HDL Coder Support Package for Xilinx Zynq Platformをインストールしなければなりません。インストールについては、HDL Coder でサポートされているハードウェアを参照してください。
クラス
関数
トピック
- AXI4 スレーブ インターフェイスの生成のための設計のモデル化
スカラー端子、ベクトル端子、バス データ型の AXI4 または AXI4-Lite インターフェイス用のモデルの設計および値の読み戻し方法。
- AXI4-Stream インターフェイス生成向けのモデル設計
AXI4-Stream ベクトルまたはスカラー インターフェイス生成向けのモデルの設計法
- AXI4-Stream Video インターフェイス生成向けのモデル設計
AXI4-Stream Video インターフェイスをもつ IP コア生成のためのモデルの設計法。
- AXI4 Master インターフェイスを生成するためのモデル設計
AXI4 Master プロトコルの説明および AXI4-Master インターフェイスを備えた IP コアの生成用にモデルを設計する方法の説明。
- ターゲット FPGA ボードまたは SoC デバイスのプログラム
ターゲット Intel または Xilinx ハードウェアをプログラムする方法。
- Debug IP Core Using FPGA Data Capture
This example shows how to debug an IP core you generate in HDL Coder™ using only FPGA Data Capture as well as both AXI Manager and FPGA Data Capture together.
関連情報
トラブルシューティング
IP コアの生成ワークフローと Simulink Real-Time FPGA I/O ワークフローでのタイミング エラーの解決
Vivado ベースのボードでの IP コアの生成ワークフローまたは Simulink Real-Time FPGA I/O ワークフローの [FPGA ビットストリームのビルド] ステップにおけるタイミング エラーを解決します。