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モデル化

AXI4-Stream、AXI4-Stream Video、または AXI4 Master インターフェイスへのマッピングに簡易プロトコルを使用して Simulink^® でアルゴリズムをモデル化する

HDL Coder™ ソフトウェアでは、AXI4-Stream、AXI4-Stream Video、または AXI4 Master マッピング用にモデルで簡易プロトコルを実装できます。対応するインターフェイスをもつ HDL IP コアが生成されます。

トピック

AXI4 スレーブインターフェイスの生成のための設計のモデル化
スカラー端子、ベクトル端子、バスデータ型の AXI4 または AXI4-Lite インターフェイス用のモデルの設計および値の読み戻し方法。
AXI4-Stream インターフェイス生成向けのモデル設計
AXI4-Stream ベクトルまたはスカラーインターフェイス生成向けのモデルの設計法
AXI4-Stream Video インターフェイス生成向けのモデル設計
AXI4-Stream Video インターフェイスをもつ IP コア生成のためのモデルの設計法。
AXI4 Master インターフェイスを生成するためのモデル設計
AXI4 Master プロトコルの説明および AXI4-Master インターフェイスを備えた IP コアの生成用にモデルを設計する方法の説明。

AXI4-Stream インターフェイスを使用して、Zynq^® ハードウェアのプロセッサと FPGA の間の高速データ転送を可能にする。

この例では、生成された HDL IP コアでの高速ビデオストリーミングを可能にする AXI4-Stream Video インターフェイスの使用方法を説明します。

Map large delays to external memory when generating an IP core from a frame-based algorithm.