FPGA、ASIC、および SoC 開発

アルゴリズムの開発からハードウェアの設計および検証までのワークフローの自動化

MATLAB^® および Simulink^® を使用して、FPGA、ASIC、および SoC デバイス上に展開するためのプロトタイプおよび量産アプリケーションを開発できます。MATLAB および Simulink を使用して、以下を行うことができます。

デジタル、アナログ、およびソフトウェアをともに高い抽象度でモデル化およびシミュレーションする。
自動ガイダンスを用いて固定小数点に変換したり、任意のターゲットデバイスに対するネイティブ浮動小数点演算を生成したりする。
メモリ、バス、および I/O をモデル化してハードウェアアーキテクチャおよびソフトウェアアーキテクチャを解析する。
デジタルロジックに実装するために、最適化され、可読性に優れた、トレース可能な VHDL^®、Verilog^®、または SystemVerilog を生成する。
組み込みプロセッサをターゲットとするプロセッサに最適化済みの C/C++ コードを生成する。
MATLAB または Simulink のテストベンチに接続された HDL シミュレーター、FPGA または SoC デバイスで実行されているアルゴリズムを検証する。

A four-stage workflow, with the following stages: 1. modeling and simulation, 2. code generation, 3. verification, and 4. deployment.

FPGA、ASIC、および SoC 開発向け製品

FPGA および ASIC の設計のための Verilog コード、SystemVerilog コード、および VHDL コードの生成

Test and verify Verilog and VHDL using HDL simulators and FPGA boards

Prototype and deploy deep learning networks on FPGAs and SoCs

Design and implement wireless communications subsystems for FPGAs, ASICs, and SoCs

Design image processing, video, and computer vision systems for FPGAs and ASICs

Design digital signal processing applications for FPGAs, ASICs, and SoCs

固定小数点アルゴリズムと浮動小数点型アルゴリズムのモデル化と最適化

Design, analyze, and deploy hardware/software applications for Xilinx and Intel SoC devices

HDL コード生成用の Simulink テンプレートの使用 (HDL Coder)
HDL コード生成用の Simulink モデルテンプレートを使用して、効率的なハードウェア設計を作成する。
Transmit and Receive Tone Using Xilinx RFSoC Device - Part 1 System Design (SoC Blockset)
Design and simulate data path using SoC Blockset™ on Xilinx^® RFSoC device.
ASIC、FPGA および SoC のための無線通信設計 (HDL Coder)
Wireless HDL Toolbox™ ブロックの使用によるハードウェアの無線通信アルゴリズムの設計。
Implement Digital Downconverter for FPGA (DSP HDL Toolbox)
Design a digital downconverter (DDC) for LTE on FPGAs.
HDL OFDM Receiver (Wireless HDL Toolbox)
Implement OFDM-based wireless receiver optimized for hardware.
Convert MATLAB Vision Algorithm to Hardware-Targeted Simulink Model (Vision HDL Toolbox)
Create a hardware-targeted design in Simulink that implements the same behavior as a MATLAB reference design.

Get Started with Simulink HDL Cosimulation (HDL Verifier)
Set up an HDL Verifier™ application using the Cosimulation Wizard in the Simulink® environment.
FPGA-in-the-Loop Simulation (HDL Verifier)
FPGA-in-the-loop (FIL) simulation provides the capability to use Simulink or MATLAB software for testing designs in real hardware for any existing HDL code. The HDL code can be either manually written or software generated from a model subsystem.
Data Capture Workflow (HDL Verifier)
High-level steps for capturing signal data from a design running on an FPGA.
Access FPGA Memory Using JTAG-Based AXI Manager (HDL Verifier)
Use JTAG-based AXI manager to access memories connected to an FPGA.
UVM Component Generation Overview (HDL Verifier)
Generate a Universal Verification Methodology (UVM) environment from a Simulink model.
Generate SystemVerilog DPI Component (HDL Verifier)
Generate a DPI component from Simulink, and explore various configuration parameters.
コンフィギュレーションパラメーターから HDL テストベンチを使用した生成されたコードの検証 (HDL Coder)
FIR フィルターモデルの [コンフィギュレーションパラメーター] ダイアログボックスから HDL テストベンチを生成。

HDL コード生成のワークフローの基礎 (HDL Coder)
MATLAB および Simulink アルゴリズムからの HDL コード生成と FPGA 合成のワークフローに従います。
Zynq ワークフローでの AXI-Stream インターフェイスを使用したモデルの展開 (HDL Coder)
AXI4-Stream インターフェイスを使用して、Zynq^® ハードウェアのプロセッサと FPGA の間の高速データ転送を可能にする。
カスタム IP コアの生成 (HDL Coder)
HDL ワークフローアドバイザーを使用し、モデルまたはアルゴリズムからカスタム IP コアを生成します。
FPGA および SoC ハードウェアをターゲットにする方法の概要 (HDL Coder)
FPGA または SoC プラットフォームをターゲットにする手順の概要。
Transmit and Receive Tone Using Xilinx RFSoC Device - Part 2 Deployment (SoC Blockset)
Implement and verify design using SoC Blockset on Xilinx RFSoC device.
Prototype Deep Learning Networks on FPGA and SoC Devices (Deep Learning HDL Toolbox)
Accelerate the prototyping, deployment, design verification, and iteration of your custom deep learning network running on a fixed bitstream by using the dlhdl.Workflow object.