ネイティブ浮動小数点

HDL Coder のネイティブ浮動小数点、サポートされる各種機能、設計のモデル化、HDL コードの生成、および生成されたコードの検証方法

HDL Coder™ のネイティブ浮動小数点テクノロジーによって、浮動小数点設計から HDL コードを生成できます。主な機能のいくつかを以下に示します。

任意の FPGA または ASIC に展開可能な、ターゲットに依存しない HDL コードの生成
非正規数、例外、丸めモードを含む IEEE-754 の全機能のサポート
Math ブロックおよび Trigonometric ブロックの広範なサポート

浮動小数点設計では、固定小数点設計に比べて、精度が向上し、ダイナミックレンジが高くなり、開発サイクルが短縮されます。設計に複雑な算術演算および三角関数演算がある場合は、ネイティブ浮動小数点テクノロジーを使用します。

関数

createFloatingPointTargetConfig Create floating-point target configuration for floating-point library that you specify

ブロック

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HDL Floating Point Operations

Float Typecast

浮動小数点型から符号なし整数またはその逆の型変換

チェック

すべて展開する

トピック

HDL Coder のネイティブ浮動小数点サポート入門
HDL Coder でのネイティブ浮動小数点のサポートについて説明します。
ネイティブ浮動小数点を使用したターゲットに依存しない HDL コードの生成
浮動小数点 Simulink^® モデルから HDL コードを生成する。
ネイティブ浮動小数点から生成されたコードの検証
浮動小数点モデルから生成されたコードを HDL テストベンチ、コシミュレーションおよび FPGA インザループを使用して検証する方法。
ネイティブ浮動小数点の数値に関する考慮事項
最も近い偶数への丸め、非正規数、例外処理、相対精度と ULP の考慮事項について学習する。
ネイティブ浮動小数点演算の ULP の考慮事項
ULP の考慮事項、ネイティブ浮動小数点演算の ULP 値、および IEEE-754 コンプライアンスへの準拠。
ネイティブ浮動小数点のレイテンシに関する考慮事項
浮動小数点演算子のレイテンシを確認する方法と、レイテンシをカスタマイズするさまざまな方法を学びます。
ネイティブ浮動小数点を使用してサポートされる Simulink ブロック
浮動小数点モデルでの演算子とサポートされるブロックのリスト。
浮動小数点演算子のレイテンシ値
ネイティブ浮動小数点モードでサポートされる演算のレイテンシ値。
合成実行なしのクリティカルパスの推定
サードパーティ製の合成ツールを使用しないで、設計内での推定クリティカルパスを検出します。
HDL ブロックプロパティ: ネイティブ浮動小数点
ネイティブ浮動小数点ブロック実装の HDL コード生成パラメーター。
Synthesis Benchmark of Common Native Floating Point Operators
This example shows how to access and generate synthesis benchmarks for common native floating-point operators with Xilinx® Vivado® and Intel® Quartus® tool.

トラブルシューティング

レート差の大きいマルチレート設計ための生成された HDL コードの最適化

レート差の大きいマルチレートモデルにおける HDL コード生成の問題の原因と可能な解決法

注目の例

浮動小数点のサポート: ベクトル制御アルゴリズム

この例では、単精度と半精度の浮動小数点型を使用して実装された永久磁石同期機 (PMSM) のベクトル制御 (FOC) アルゴリズムを確認します。

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Design Model by Using HDL Coder Native Floating Point and Intel Hard Floating Point

Create a model design that uses both HDL Coder™ native floating-point (NFP) and Intel® hard floating-point (HFP) IP. Using the NFP and HFP blocks together in a mixed design offers better FPGA resource utilizations. For complex models, this mixed design allows you to have bigger design into the FPGA fabric.

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