階層設計と同期ハードウェアの動作

State Control ブロックを使用したサブシステムおよび階層 HDL 設計の作成

HDL Coder ブロックライブラリには、Simulink^® モデル化環境に追加して、HDL アルゴリズムを開発できる多くのブロックが含まれます。大規模な設計のモデル化を行うには、モデルをサブシステムに分割して階層設計を作成します。同期ハードウェアの動作についてとハードウェア親和型の HDL コードを生成するには、サブシステム内部の State Control ブロックを使用します。

Simulink ライブラリブラウザーを絞り込んで HDL でサポートされたブロックのみを表示するには、「hdllib」と入力します。この節に記載されているブロックには、[HDL Coder] ライブラリでのみ使用可能なブロックが含まれます。Foreach Subsystem および Atomic Subsystem などのブロックは、ライブラリブラウザーの [Simulink] ライブラリにあります。

HDL コード生成でサポートされている Simulink ブロックのフィルターされたリストについては、Simulink ブロックのリスト (HDL コード生成) を参照してください。

関数

hdllib HDL コード生成と互換性のあるブロックの表示

チェック

すべて展開する

サブシステムレベルのチェック

旧式の Unit Delay Enabled/Resettable ブロックのチェック

無効な最上位サブシステムをチェック

ブロック

すべて展開する

Discrete

Unit Delay Enabled Synchronous	外部イネーブル信号が true の場合に入力信号を 1 サンプル周期だけ遅延
Unit Delay Resettable Synchronous	外部リセット信号が false の場合に入力信号を 1 サンプル周期だけ遅延
Unit Delay Enabled Resettable Synchronous	外部イネーブル信号が true かつ外部リセット信号が false の場合に入力信号を 1 サンプル周期だけ遅延
Tapped Delay Enabled Synchronous	Delay scalar signal multiple sample periods and output all delayed versions when external Enable signal is true (R2023a 以降)
Tapped Delay Resettable Synchronous	Delay scalar signal multiple sample periods and output all delayed versions when external Reset signal is false (R2023a 以降)
Tapped Delay Enabled Resettable Synchronous	Delay scalar signal multiple sample periods and output all delayed versions when external Enable signal is true and external Reset signal is false (R2023a 以降)

HDL Subsystems

State Control	状態をもつブロックの同期リセットおよびイネーブル動作の指定
Synchronous Subsystem	Represent subsystem that has synchronous reset and enable behavior
Enabled Synchronous Subsystem	Represent enabled subsystem that has synchronous reset and enable behavior
Resettable Synchronous Subsystem	Represent resettable subsystem that has synchronous reset and enable behavior

トピック

State Control ブロックを使用する同期サブシステムの動作
State Control ブロック、およびより明確な HDL コードを生成する仕組みの説明。
バス配列を使用するサブシステムの HDL コードの生成
設計でバス配列を使用するサブシステムの HDL コードを生成する。
サブシステムで再利用可能なコードの生成
同一のサブシステムまたはマスクパラメーターの値以外が同一のサブシステムの共有コードを生成する。
参照モデルのパラメーター付きのコードの生成
モデル参照のモデル引数に VHDL^® generic、Verilog^® または SystemVerilog parameter を生成する。
For Each Subsystem 内のブロックの HDL コードを生成
For Each Subsystem 内のブロックの HDL コードをモデル化して生成する方法を説明する例。
HDL コード生成でのモデル参照
DUT サブシステム内のモデル参照により、以下が可能になります。
Generate HDL Code with Record or Structure Types for Bus Signals
Generate VHDL code with record or structure types for bus signals at different subsystem-level interfaces.

注目の例

HDL Coder での State Control ブロックを使用した効率的なコードの生成

この例では、HDL Coder™ で State Control ブロックを使用してハードウェア親和型の HDL コードを生成する方法を示します。

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HDL Coder での Resettable Subsystem のサポート

この例では、HDL Coder™ での Resettable Subsystem の使用方法を示します。

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HDL Coder での ForEach Subsystem の使用

この例では、For Each Subsystem を使用して、同じ CORDIC 反復をカスケードしてストリーミング平方根アルゴリズムを実装する方法を示します。その後、HDL Coder™ を使用してアルゴリズムのコードを生成できます。

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永久磁石同期機のベクトル制御

永久磁石同期機 (PMSM) のベクトル制御 (FOC) アルゴリズムの HDL コードを生成する。

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Simulate and Generate HDL Code for Tapped Delay Enabled Resettable Synchronous Block

Implement the Tapped Delay Enabled Resettable Synchronous block in a Simulink® model that a delays scalar signal multiple sample periods and output all delayed versions when external Enable signal is true and external Reset signal is false. You also generate HDL code for the model.

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