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検証
R2026a生成した HDL コードの元のモデルおよび FPGA インザループに対するシミュレーションと検証
HDL コードを生成するときに、生成された HDL コードを Simulink モデルに対して検証するテスト ベンチをオプションとして生成することができます。生成するテスト ベンチのタイプの選択に関するヘルプについては、生成された HDL コードのテスト ベンチの選択を参照してください。テスト ベンチを選択して実行する方法については、HDL ワークフロー アドバイザーを使用したテスト ベンチの生成とコード カバレッジの有効化を参照してください。
カテゴリ
- 検証の基礎
元のモデルと HDL 実装との差異の表示
- HDL テスト ベンチ
生成した HDL コードを Simulink® からのテスト ベクトルに対して検証するテスト ベンチを生成
- コシミュレーション
Simulink による HDL コシミュレーション (HDL Verifier™ が必要)
- SystemVerilog DPI テスト ベンチ
Simulink モデル全体から DPI テスト ベンチ コードを生成 (HDL Verifier が必要)
- FPGA インザループ
ハードウェアでの設計のテスト (HDL Verifier が必要)
- FPGA データの取得
ライブ FPGA から信号データを取得 (HDL Verifier が必要)
