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FPGA データの取得

ライブ FPGA から信号データを取得 (HDL Verifier™ が必要)

FPGA での設計の実行中に、FPGA データ取得機能を使って設計からの信号を観察します。この機能は、FPGA から信号データのウィンドウを取得し、データを MATLAB® または Simulink® に返します。信号を取得するために、HDL Verifier は、HDL プロジェクトに統合し、残りの設計とともに FPGA に展開しなければならない IP コアを生成します。HDL Verifier は、FPGA と通信し、データを MATLAB または Simulink に返すアプリ、System object™、および Simulink モデルも生成します。

FPGA データを取得するには、次の手順に従います。

  1. カスタマイズされたコンポーネントと IP コアを生成します。生成された IP のポート名とサイズを指定します。これらのポートは、取得する信号やトリガーとして使用する信号に接続します。トリガーは、取得が行われるタイミングを制御します。

  2. 生成された IP を FPGA 設計に統合し、その設計を FPGA ボードに展開します。HDL ワークフロー アドバイザーを使用すると、この手順は自動化されます。

  3. 生成されたアプリ、System object、または Simulink モデルを使用して、解析、検証、または表示のためのデータを取得します。取得が行われるタイミングを制御するトリガー条件を設定できます。

    この手順では、HDL Verifier のハードウェア サポート パッケージをダウンロードしなければなりません。使用可能なサポート パッケージは次のとおりです。

    • Intel® FPGA ボード向けの HDL Verifier サポート パッケージ

    • Xilinx® FPGA ボード向けの HDL Verifier サポート パッケージ

    どちらのサポート パッケージのインストールにも、FPGA データ取得機能に関するより詳細なドキュメントが含まれています。Download FPGA Board Support Package (HDL Verifier)を参照してください。

次の図は、データを取得するための 2 つのワークフローを示しています。

トピック

Data Capture Workflow (HDL Verifier)

High-level workflow for capturing signal data from a design running on an FPGA.

HDL ワークフロー アドバイザーのご利用の前に

HDL ワークフロー アドバイザーの基礎とさまざまなタスクの実行方法について学習します。

注目の例