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FPGA インザループ
HDL ワークフロー アドバイザーで HDL コードを生成するときには、生成したコードを FPGA ボードに読み込むことができます。オプションとして、FPGA ボード上で実行される HDL 設計と通信する、FPGA-in-the-Loop ブロックを含む、Simulink® モデルを生成することができます。モデルには、オリジナルの Simulink スティミュラス生成、動作モデル、および出力データを表示し解析するブロックも含まれます。モデルは、FPGA-in-the-Loop ブロックの出力とソース サブシステムの出力とを比較します。
この機能を使用するには、Xilinx® または Altera® FPGA ボード用の HDL Verifier サポート パッケージをインストールしなければなりません。HDL Verifier Supported Hardware (HDL Verifier)を参照してください。
クラス
hdlcoder.WorkflowConfig | Configure HDL code generation and deployment workflows |
モデル設定
トピック
- FIL Simulation with HDL Workflow Advisor for Simulink (HDL Verifier)
Generate an FPGA-in-the-loop model using HDL Workflow Advisor.
- FPGA-in-the-Loop Simulation Workflows (HDL Verifier)
Choose between generating a block or System object™, and decide whether to use the FIL Wizard or HDL Workflow Advisor.
- スクリプトを使用した HDL ワークフローの実行
HDL ワークフロー CLI コマンド スクリプトをエクスポート、インポートまたは構成する
- HDL ワークフロー コマンド ライン インターフェイス入門
HDL ワークフロー アドバイザーを使用して、コマンド ラインおよび [スクリプトへのエクスポート] オプションから HDL ワークフローを実行する。
関連情報
- FPGA-in-the-Loop (HDL Verifier)
- FPGA ボードのカスタマイズ