HDL ワークフロー アドバイザーで HDL コードを生成するときには、生成したコードを FPGA ボードに読み込むことができます。オプションとして、FPGA ボード上で実行される HDL 設計と通信する、FPGA-in-the-Loop ブロックを含む、Simulink^® モデルを生成することができます。モデルには、オリジナルの Simulink スティミュラス生成、動作モデル、および出力データを表示し解析するブロックも含まれます。モデルは、FPGA-in-the-Loop ブロックの出力とソース サブシステムの出力とを比較します。

この機能を使用するには、Xilinx^® または Altera^® FPGA ボード用の HDL Verifier サポート パッケージをインストールしなければなりません。HDL Verifier Supported Hardware (HDL Verifier)を参照してください。