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SystemVerilog DPI テスト ベンチ
R2026aSimulink モデル全体から DPI テスト ベンチ コードを生成 (HDL Verifier™ が必要)
サブシステムから HDL コードを生成するときに、SystemVerilog テスト ベンチをオプションとして生成できます。このテスト ベンチは、Simulink® モデル全体から生成された C コンポーネントを用いて、生成された HDL コードを検証します。
この機能には、HDL ワークフロー アドバイザーの [HDL コード生成] 、 [テスト ベンチ オプションを設定]、または [モデル コンフィギュレーション パラメーター] ダイアログ ボックスの [HDL コード生成] 、 [テスト ベンチ] からアクセスできます。または、コマンド ラインからのアクセスには、makehdltb の GenerateSVDPITestBench プロパティを設定してください。
関数
makehdltb | モデルまたはサブシステムから HDL テスト ベンチを生成 |
トピック
- Verify HDL Design Using SystemVerilog DPI Test Bench
This example shows how to use SystemVerilog DPI test bench for verification of HDL code where a large data set is required.
- 生成された HDL コードのテスト ベンチの選択
生成されたテスト ベンチを選択します。
