Main Content

最新のリリースでは、このページがまだ翻訳されていません。 このページの最新版は英語でご覧になれます。

生成された HDL コードのテスト ベンチの選択

HDL Coder™ で HDL コードを生成するときに、オプションでテスト ベンチも生成できます。また、指定した HDL シミュレーター用のビルドと実行スクリプトも生成されます。テスト ベンチ オプションは次のとおりです。

  • HDL テスト ベンチ — 生成された HDL DUT と入力データ ベクトルおよび出力データ ベクトルが含まれるファイルを含む HDL テスト ベンチ。このテスト ベンチは生成された HDL DUT を Simulink® モデルから生成されたテスト ベクトルと比較検証します。テスト ベンチ生成を参照してください。

  • コシミュレーション モデル — 生成された HDL コードを HDL シミュレーターで実行する HDL Cosimulation ブロックが含まれる Simulink モデル。モデルには元の Simulink スティミュラス生成、動作モデル、出力データの表示または解析用ブロックも含まれています。モデルは、HDL Cosimulation ブロックの出力とソース サブシステムの出力とを比較します。コシミュレーション モデルの生成を参照してください。

  • SystemVerilog DPI テスト ベンチ — 生成された HDL DUT と生成された C 言語コンポーネントが含まれる HDL テスト ベンチ。C コンポーネントにより入力スティミュラスが作成され、DUT サブシステムの動作モデルが実行されます。テスト ベンチは Direct Programming Interface (DPI) を使用して HDL シミュレーション内で C コンポーネントを実行します。このテスト ベンチは生成された HDL DUT をソースの Simulink モデルの C 表現と比較検証します。Verify HDL Design Using SystemVerilog DPI Test Benchを参照してください。

  • FPGA インザループ — FPGA ボードでの実行中に HDL 設計と通信する FPGA-in-the-Loop ブロックが含まれる Simulink モデル。モデルには元の Simulink スティミュラス生成、動作モデル、出力データの表示または解析用ブロックも含まれています。モデルは、FPGA-in-the-Loop ブロックの出力とソース サブシステムの出力とを比較します。FIL Simulation with HDL Workflow Advisor for Simulink (HDL Verifier)を参照してください。

HDL ワークフロー アドバイザーの [HDL コード生成][テスト ベンチ オプションを設定] または [モデル コンフィギュレーション パラメーター] ダイアログ ボックスの [HDL コード生成][テスト ベンチ] でテスト ベンチ オプションを選択します。または、コマンド ラインからアクセスする場合、makehdltb のプロパティを使用してテスト ベンチを選択します。

FPGA インザループの場合、HDL ワークフロー アドバイザーの [ターゲットを設定][ターゲット デバイスおよび合成ツールを設定] でターゲット ワークフローを選択します。次に、FPGA と合成ツールを選択します。また、FPGA-in-the-Loop Wizard (HDL Verifier) を使用して既存の HDL コードの FPGA インザループ モデルを生成することもできます。

テスト ベンチライセンス要件長所短所
HDL テスト ベンチ 
  • HDL シミュレーターでのコンパイル時間が高速

  • シミュレーションを実行してデータ ファイルを生成すると大きなデータセットで時間がかかることがある

  • ファイル I/O により大きなデータセットのシミュレーション速度が低下することがある

  • HDL シミュレーターでテストを実行する

  • 入力スティミュラスが固定されている

コシミュレーション モデル
  • HDL Verifier™

  • HDL シミュレーターでのコンパイル時間が高速

  • 入力スティミュラスに影響するパラメーターの変更も含め、Simulink からテストを実行する

  • HDL ワークフロー アドバイザーからのテスト ベンチの自動実行

 
SystemVerilog DPI テスト ベンチ
  • HDL Verifier

  • Simulink Coder™

  • シミュレーションが実行されないため生成時間が高速

  • 大きなデータセットの場合でもスティミュラスがファイルではなく生成コードから得られるため、シミュレーション時間が高速

  • HDL シミュレーターでテストを実行する

  • スティミュラスの生成に調整可能なパラメーターがない

FPGA インザループ
  • HDL Verifier

  • Xilinx® FPGA ボード用 HDL Verifier サポート パッケージまたは Intel® FPGA ボード用 HDL Verifier サポート パッケージ

  • 入力スティミュラスに影響するパラメーターの変更も含め、Simulink からテストを実行する

  • DUT のプロトタイプ ハードウェア実装

  • FPGA への合成により生成に時間がかかる

  • ハードウェア セットアップ

関連するトピック