生成された HDL コードのテストベンチの選択

HDL Coder™ で HDL コードを生成するときに、オプションでテストベンチも生成できます。また、指定した HDL シミュレーター用のビルドと実行スクリプトも生成されます。テストベンチオプションは次のとおりです。

HDL テストベンチ — 生成された HDL DUT と入力データベクトルおよび出力データベクトルが含まれるファイルを含む HDL テストベンチ。このテストベンチは生成された HDL DUT を Simulink^® モデルから生成されたテストベクトルと比較検証します。テストベンチ生成を参照してください。
コシミュレーションモデル — 生成された HDL コードを HDL シミュレーターで実行する HDL Cosimulation ブロックが含まれる Simulink モデル。モデルには元の Simulink スティミュラス生成、動作モデル、出力データの表示または解析用ブロックも含まれています。モデルは、HDL Cosimulation ブロックの出力とソースサブシステムの出力とを比較します。コシミュレーションモデルの生成を参照してください。
SystemVerilog DPI テストベンチ — 生成された HDL DUT と生成された C 言語コンポーネントが含まれる HDL テストベンチ。C コンポーネントにより入力スティミュラスが作成され、DUT サブシステムの動作モデルが実行されます。テストベンチは Direct Programming Interface (DPI) を使用して HDL シミュレーション内で C コンポーネントを実行します。このテストベンチは生成された HDL DUT をソースの Simulink モデルの C 表現と比較検証します。Verify HDL Design Using SystemVerilog DPI Test Benchを参照してください。
FPGA インザループ — FPGA ボードでの実行中に HDL 設計と通信する FPGA-in-the-Loop ブロックが含まれる Simulink モデル。モデルには元の Simulink スティミュラス生成、動作モデル、出力データの表示または解析用ブロックも含まれています。モデルは、FPGA-in-the-Loop ブロックの出力とソースサブシステムの出力とを比較します。FIL Simulation with HDL Workflow Advisor for Simulink (HDL Verifier)を参照してください。

HDL ワークフローアドバイザーの [HDL コード生成] 、 [テストベンチオプションを設定] または [モデルコンフィギュレーションパラメーター] ダイアログボックスの [HDL コード生成] 、 [テストベンチ] でテストベンチオプションを選択します。または、コマンドラインからアクセスする場合、makehdltb のプロパティを使用してテストベンチを選択します。

FPGA インザループの場合、HDL ワークフローアドバイザーの [ターゲットを設定]、[ターゲットデバイスおよび合成ツールを設定] でターゲットワークフローを選択します。次に、FPGA と合成ツールを選択します。また、FPGA-in-the-Loop Wizard (HDL Verifier) を使用して既存の HDL コードの FPGA インザループモデルを生成することもできます。

テストベンチ	ライセンス要件	長所	短所
HDL テストベンチ		HDL シミュレーターでのコンパイル時間が高速	シミュレーションを実行してデータファイルを生成すると大きなデータセットで時間がかかることがあるファイル I/O により大きなデータセットのシミュレーション速度が低下することがある HDL シミュレーターでテストを実行する入力スティミュラスが固定されている
コシミュレーションモデル	HDL Verifier™	HDL シミュレーターでのコンパイル時間が高速入力スティミュラスに影響するパラメーターの変更も含め、Simulink からテストを実行する HDL ワークフローアドバイザーからのテストベンチの自動実行
SystemVerilog DPI テストベンチ	HDL Verifier Simulink Coder™	シミュレーションが実行されないため生成時間が高速大きなデータセットの場合でもスティミュラスがファイルではなく生成コードから得られるため、シミュレーション時間が高速	HDL シミュレーターでテストを実行するスティミュラスの生成に調整可能なパラメーターがない
FPGA インザループ	HDL Verifier HDL Verifier Support Package for Xilinx^® FPGA Boards または HDL Verifier Support Package for Intel^® FPGA Boards	入力スティミュラスに影響するパラメーターの変更も含め、Simulink からテストを実行する DUT のプロトタイプハードウェア実装	FPGA への合成により生成に時間がかかるハードウェアセットアップ

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