テストベンチ生成

Simulink^® モデルで指定するサブシステムまたはモデル参照向けの HDL テストベンチを生成できます。Simulink シミュレーションを実行して入力ベクトルおよび想定される DUT の出力データを取得することで、HDL テストベンチが生成されます。

テストベンチ生成の仕組み

HDL Coder™ は、MATLAB^® または Simulink シミュレーションから得られた DUT のスティミュラスと参照データをデータファイル (.dat) に書き込みます。

HDL シミュレーション中に、HDL テストベンチは保存されたスティミュラスを .dat ファイルから読み取ります。テストベンチは、実際の DUT 出力を想定された出力 (.dat ファイルに保存されています) と比較します。コードを生成した後、メッセージウィンドウにテストベンチデータファイルへのリンクが表示されます。

参照データは、ファイルからデータを読み込む際に遅延があるため、既定のテストベンチ生成と比較して波形ビューアーで 1 クロックサイクル分遅延します。

テストベンチデータファイル

DUT の各入力と出力のスティミュラスおよび参照データは、個別のテストベンチデータファイル (.dat) に保存されます。ただし、次の例外があります。

複素数データの実数部と虚数部に対して 2 つのファイルが生成されている。
定数 DUT 入力データがテストベンチに定数として書き込まれている。

ベクトル入力またはベクトル出力のデータは 1 つのファイルとして保存されます。

テストベンチのデータ型の制限事項

DUT 入力および出力に double、single または列挙データ型が含まれている場合、シミュレーションデータはファイルに書き込まれず、定数としてテストベンチコードに生成されます。

ファイル I/O の代わりに定数を使用

ファイル I/O を使用せずに、テストベンチのスティミュラスおよび参照データをテストベンチコードで定数として生成できます。定数を使用する、実行時間の長いテストベンチのシミュレーションを行うには、ファイル I/O を使用するテストベンチよりもさらに多くのメモリが必要です。

DUT 入力または出力でファイル I/O をサポートしていないデータ型が使用されている場合、テストベンチの生成によってデータが定数として自動的に生成されます。詳細は、テストベンチのデータ型の制限事項を参照してください。

HDL ワークフローアドバイザーの使用

定数を使用するテストベンチを生成するには、次を行います。

[HDL コード生成]、[コード生成オプションを設定]、[テストベンチオプションを設定] タスクで、[ファイル I/O によるテストベンチデータの読み取り/書き込みを行います] をオフにして [適用] をクリックします。
[HDL コード生成]、[RTL コードとテストベンチを生成] タスクで、[RTL テストベンチを生成] を選択して [適用] をクリックします。

コマンドラインの使用

定数を使用するテストベンチを生成するには、makehdltb で UseFileIOInTestBench パラメーターを使用します。

たとえば、DUT サブシステム sfir_fixed/symmetric_fir の定数を使用して Verilog^® テストベンチを生成するには、以下のように入力します。

makehdltb('sfir_fixed/symmetric_fir','TargetLanguage','Verilog',...
          'UseFileIOInTestBench','off');

参考

makehdltb