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FPGA インザループ

ハードウェアでの設計のテスト (HDL Verifier™ が必要)

HDL ワークフロー アドバイザーで HDL コードを生成するときには、生成したコードを FPGA ボードに読み込むことができます。オプションとして、FPGA ボード上で実行される HDL 設計と通信する、FPGA-in-the-Loop ブロックを含む、Simulink® モデルを生成することができます。モデルには、オリジナルの Simulink スティミュラス生成、動作モデル、および出力データを表示し解析するブロックも含まれます。モデルは、FPGA-in-the-Loop ブロックの出力とソース サブシステムの出力とを比較します。

この機能を使用するには、Xilinx® または Altera® FPGA ボード用の HDL Verifier サポート パッケージをインストールしなければなりません。HDL Verifier Supported Hardware (HDL Verifier)を参照してください。

クラス

hdlcoder.WorkflowConfigConfigure HDL code generation and deployment workflows

トピック

FIL Simulation with HDL Workflow Advisor for Simulink (HDL Verifier)

Generate an FPGA-in-the-loop model using HDL Workflow Advisor.

FPGA-in-the-Loop Simulation Workflows (HDL Verifier)

Choose between generating a block or System object™, and decide whether to use the FIL Wizard or HDL Workflow Advisor.

スクリプトを使用した HDL ワークフローの実行

HDL ワークフロー CLI コマンド スクリプトをエクスポート、インポートまたは構成する

Getting Started with the HDL Workflow Command-Line Interface

This example shows how to use the HDL Workflow Advisor to run HDL workflows from the command-line and the 'Export to script' functionality.