QPSK Modulator Baseband

直交位相偏移変調手法を使った変調

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ライブラリ:
Communications Toolbox / Modulation / Digital Baseband Modulation / PSK
Communications Toolbox HDL Support / Modulation / PM

説明

QPSK Modulator Baseband ブロックは、直交位相偏移変調 (QPSK) 方式を使用して信号を変調します。出力は、変調信号のベースバンド表現です。このブロックは、スカラーまたは列ベクトルの入力信号を受け入れます。データ型の詳細については、サポートされているデータ型を参照してください。

例

ノイズを含む QPSK コンスタレーションのプロット

QPSK 変調をランダム データの信号に適用します。加法性ホワイト ガウス ノイズ (AWGN) チャネル経由で変調信号を渡します。信号コンスタレーションをプロットします。

doc_qpsk_mod モデルは QPSK データを生成し、AWGN を適用して結果のコンスタレーション ダイアグラムを表示します。

AWGN Channel ブロックの Eb/N0 を 15 dB に設定してモデルを実行します。コンスタレーション ダイアグラムは、AWGN が適用された QPSK シンボル サンプルを示します。

Eb/N0 を 15 dB から 10 dB に変更します。コンスタレーション ダイアグラムにおいて、ノイズ レベルは、サンプル間の距離が大きくなるにつれて増加しています。

ノイズを含む QPSK 信号の復調

ノイズを含む QPSK 信号を変調および復調します。

doc_qpsk_demod モデルは、バイナリ データのランダムなフレームを QPSK 変調し、変調されたデータにノイズを追加し、そのデータを QPSK 復調して、受信信号のエラー レートを計算します。

シミュレーションを実行すると、エラー レートの結果が 1 行 3 列の行ベクトル ErrorVec としてベース ワークスペースに保存されます。最初の要素はビット エラー レート (BER) を保持します。

AWGN Channel ブロックの Eb/N0 は 4.3 dB に設定されています。モデルを実行して誤りの統計を表示します。Eb/N0 が 4.3 dB である場合、結果として得られる BER は約 0.01 になります。結果は多少変動する場合があります。

ans =

    0.0104

AWGN の Eb/N0 を 7 dB に増やします。シミュレーションを再実行し、BER が減少していることを確認します。

ans =

   7.0000e-04

フィルター処理された QPSK 信号と MSK 信号の Simulink による比較

cm_qpsk_vs_msk モデルは、フィルター処理された直交位相偏移変調 (QPSK)、および最小偏移変調 (MSK) の変調方式を比較します。

このモデルは、Random Integer Generatorブロックからのランダムな整数データを使用し、フィルター処理された QPSK 信号を生成します。この信号は、QPSK Modulator Basebandブロックによって変調され、Raised Cosine Transmit Filterブロックによってフィルター処理されます。このモデルは、Bernoulli Binary Generatorブロックからのランダムなバイナリ データを使用し、MSK 信号を生成します。この信号は、MSK Modulator Basebandブロックによって変調されます。このモデルは、AWGN Channelブロックを使用して、フィルター処理された QPSK 信号、および MSK 信号の両方にノイズを追加します。アイ ダイアグラムブロックを使用して、両方の信号のアイ ダイアグラムが可視化されます。

フィルター処理された QPSK 変調の場合、信号の同相成分と直交成分のどちらの値も任意のシンボル間隔で変化することができます。MSK 変調の場合、シンボル間隔は QPSK の半分ですが、同相成分と直交成分は交互のシンボル エポックで値が変化します。

QPSK 変調された信号と MSK 変調された信号のアイ ダイアグラムのプロットを比較します。QPSK の場合、理想的なサンプリング周期は 1/2 サンプルで、同相信号成分と直交信号成分のどちらのサンプリング時間も 0.5、1.5、2.5、... になります。MSK の場合、理想的なサンプリング周期は 1 サンプルで、同相信号成分のサンプリング時間は 0.5、1.5、2.5、...、直交信号成分のサンプリング時間は 1、2、3、... になります。

端子

入力

In — 入力信号

スカラー | 列ベクトル

入力信号。スカラーまたは列ベクトルとして指定します。

• [入力タイプ] を [整数] に設定した場合、入力信号の要素を範囲 [0, 3] の整数として指定します。

• [入力タイプ] を [ビット] に設定した場合、2 ビット QPSK 変調シンボルの数が確実に 0 または正の整数になるよう、入力信号を偶数個の要素を含むバイナリ ベクトルとして指定します。

この端子はブロックで名前なしになります。

データ型: double | single | int8 | int16 | int32 | uint8 | uint16 | uint32 | Boolean | fixed point

出力

Out — QPSK 変調されたベースバンド信号

スカラー | ベクトル

QPSK 変調されたベースバンド信号。複素数値のスカラーまたはベクトルとして返されます。出力は、QPSK 変調された信号の複素ベースバンド表現です。

この端子はブロックで名前なしになります。

データ型: double | single | fixed point

パラメーター

ブロック パラメーターを対話的に編集するには、プロパティ インスペクターを使用します。Simulink^® ツールストリップの [シミュレーション] タブの [準備] ギャラリーで [プロパティ インスペクター] を選択します。

メイン

入力タイプ — 整数入力またはビット ペア入力のインジケーター

Integer (既定値) | ビット

整数入力またはビット ペア入力のインジケーター。[整数] または [ビット] として指定します。

Constellation ordering — シンボル マッピング

Gray (既定値) | バイナリ

整数入力またはビット ペア入力のシンボル マッピング。[グレイ] または [バイナリ] として指定します。

• グレイ符号の順序を使用してシンボルをマッピングするには、このパラメーターを [グレイ] に設定します。

• バイナリ符号の順序を使用してシンボルをマッピングするには、このパラメーターを [バイナリ] に設定します。

詳細については、整数値信号とバイナリ値信号を参照してください。

位相オフセット (rad) — 0 番目の点の位相オフセット

pi/4 (既定値) | スカラー

信号コンスタレーションの 0 番目の点の位相 (ラジアン単位)。スカラーとして指定します。

コンスタレーションの表示 — 基準コンスタレーションをプロットするオプション

ボタン

ブロック マスクで [View Constellation] をクリックして、指定したブロック パラメーターの信号コンスタレーションを可視化します。コンスタレーションを表示する前に、パラメーターの設定を適用します。詳細については、変調器ブロックのコンスタレーションの表示を参照してください。

データ型

出力データ型 — 出力データ型

double (既定値) | single | fixdt(1,16) | fixdt(1,16,0) | 逆伝播による継承 | <データ型式>

出力データ型。[double]、[single]、[fixdt(1,16)]、[fixdt(1,16,0)]、[逆伝播による継承]、または [<データ型式>] として指定します。

• [fixdt(1,16)]、[fixdt(1,16,0)]、または [<データ型式>] とした場合、より詳しい項目を指定するためのパラメーターが有効になります。

• [逆伝播による継承] とした場合、出力データ型とスケーリングは次のブロックに一致するように設定されます。

データ型の指定に関する詳細については、データ型アシスタントを参照してください。

ブロックの特性

データ型	Boolean | double | fixed pointa, b | integer | single
多次元信号	なし
可変サイズの信号	あり
a ''input type'' が ''bit'' に設定されている場合、入力が ufix(1) になります。M-ary 変調で ''input type'' が ''integer'' に設定されている場合、入力が ufix(ceil(log2(M))) になります。 b 固定小数点出力は符号付きでなければなりません。

詳細

整数値信号とバイナリ値信号

[入力タイプ] パラメーターを [整数] に設定した場合、有効な入力値は 0、1、2、および 3 です。入力 m に対して [Constellation ordering] を [バイナリ] に設定すると、出力シンボルは e^{(jθ + jπm/2)} になります。ここで、θ は [位相オフセット] パラメーターを表します。この場合、ブロックはスカラーまたは列ベクトル信号を受け入れます。

[入力タイプ] パラメーターを [ビット] に設定した場合、入力はバイナリ値のペアを含んでいます。この設定の場合、ブロックは偶数の長さの列ベクトルを受け入れます。[位相オフセット] パラメーターを π/4 に設定すると、ブロックは、[Constellation ordering] パラメーターを [バイナリ] または [グレイ] に設定するかどうかに従い、次の図に示す信号コンスタレーションの 1 つを使用します。この図では、最上位ビットは一番左のビットであり、このビットが最初にブロックに入力されます。

サポートされているデータ型

端子	サポートされているデータ型
入力	倍精度浮動小数点 単精度浮動小数点 Boolean ([入力タイプ] が [ビット] の場合) 8、16、32 ビット符号付き整数 8、16、32 ビット符号なし整数 ufix(1) ([入力タイプ] が [ビット] の場合) ufix(2) ([入力タイプ] が [整数] の場合)
出力	倍精度浮動小数点 単精度浮動小数点 符号付き固定小数点

データ型アシスタント

[データ型アシスタント] は、データ属性の設定を支援します。[データ型アシスタント] を使用するには、 をクリックします。詳細については、データ型アシスタントを利用したデータ型の指定 (Simulink)を参照してください。

アルゴリズム

直交位相偏移変調では、メッセージ ビットが 2 ビット シンボルにグループ分けされ、定振幅ベースバンド信号の 4 つの位相の 1 つとして送信されます。このグループ分けにより、帯域幅の効率が BPSK の効率の 2 倍になります。一般的な QPSK 信号は次のように表現されます。

$$s_m(t)=\sqrt{\frac{2E_s}{T_s}}\cos \left(2\pi f_{c}t+\frac{2\pi m}{4}+\varphi \right);m\in \{0,1,2,3\},$$

ここで、E_s はシンボルあたりのエネルギー、T_s はシンボルの持続時間、ϕ は初期位相オフセットです。QPSK 信号の複素ベースバンドの表現は次のようになります。

$$s_m(t)=\exp \left(j\left(\frac{2\pi m}{4}+\varphi \right)\right);m\in \{0,1,2,3\}.$$

この QPSK コンスタレーション ダイアグラムでは、各 2 ビット シーケンスが 4 つの可能な状態の 1 つにマッピングされます。状態は位相 π/4、3π/4、5π/4、および 7π/4 に対応します。

ビット エラー レートのパフォーマンスを向上させるために、受信ビットをグレイ符号順にマッピングできます。グレイ符号化の主な利点は、隣接するコンスタレーション点の間の移動では、2 ビットのうち 1 つのみが変更されることです。次の表では、バイナリ マッピングとグレイ マッピングについて、コンスタレーション点のシーケンスを比較しています。

バイナリ符号化シーケンス	グレイ符号化シーケンス
00	00
01	01
10	11
11	10

グレイ符号化は高次の変調に適用できます。次に、グレイ符号化された QPSK コンスタレーションを示します。

グレイ符号化を使用した場合、AWGN 環境下での QPSK のビット エラー確率は次のようになります。

$$P_b=Q\left(\sqrt{\frac{2E_b}{N_0}}\right),$$

これは BPSK の式と同じです。結果として、QPSK は帯域幅の効率の 2 倍と同等のパフォーマンスになります。

拡張機能

C/C++ コード生成
Simulink® Coder™ を使用して C および C++ コードを生成します。

HDL コード生成

HDL Coder™ を使用して FPGA 設計および ASIC 設計のための VHDL、Verilog および SystemVerilog のコードを生成します。

HDL Coder™ は、HDL の実装および合成ロジックに影響を与える、追加の構成オプションを提供します。

HDL のアーキテクチャ

このブロックは 1 つの既定の HDL アーキテクチャをもっています。

HDL のブロック プロパティ

ConstrainedOutputPipeline	設計内で既存の遅延を移動することによって出力に配置するレジスタの数。分散型パイプラインは、これらのレジスタを再分散しません。既定の設定は 0 です。詳細については、ConstrainedOutputPipeline (HDL Coder)を参照してください。
InputPipeline	生成コードに挿入する入力パイプライン ステージの数。分散型パイプラインと制約付き出力パイプラインは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、InputPipeline (HDL Coder)を参照してください。
OutputPipeline	生成コードに挿入する出力パイプライン ステージの数。分散型パイプラインと制約付き出力パイプラインは、これらのレジスタを移動できます。既定の設定は 0 です。詳細については、OutputPipeline (HDL Coder)を参照してください。

バージョン履歴

R2006a より前に導入

参考

ブロック

• QPSK Demodulator Baseband | M-PSK Modulator Baseband | BPSK Modulator Baseband | DQPSK Modulator Baseband

オブジェクト

• comm.QPSKModulator

トピック

• ベースバンド デジタル変調