検証

HDL テストベンチ、コシミュレーション、または FPGA インザループを使用した、生成された HDL コードのシミュレーションと検証

HDL テストベンチ、コシミュレーション (HDL Verifier™ が必要)、または FPGA インザループ (HDL Verifier が必要) を使用して、生成されたコードを検証できます。

FPGA インザループ (FIL) シミュレーションでは、このソフトウェアに厳密に同期する FPGA ボードを使用して Simulink^® または MATLAB^® シミュレーションを実行できます。ワークフローアドバイザーで FIL を使用する場合、HDL Coder™ は読み込まれた設計から HDL コードを作成します。FPGA-in-the-Loop (HDL Verifier)を参照してください。

トピック

HDL テストベンチ

MATLAB テストベンチの要件とコード生成のためのベストプラクティス
MATLAB テストベンチの概要および要件と HDL コード生成および SystemC コード生成のためのベストプラクティス。
テストベンチのクロックイネーブルの切り替え速度の指定
テストベンチのクロックイネーブルの切り替え速度を指定します。
HDL テストベンチを使用したコードの検証
指定したシミュレーションツールを使用して、テストベンチからのテストベクトルで生成された HDL DUT (Design Under Test: テスト対象の設計) をシミュレートします。
テストベンチ生成
HDL Coder は、MATLAB または Simulink シミュレーションから得られた DUT のスティミュラスと参照データをデータファイル (.dat) に書き込みます。

コシミュレーション

Set Up for HDL Cosimulation (HDL Verifier)
To cosimulate your HDL code with a MATLAB or Simulink design, you must first:
Automatic Verification of Generated HDL Code from MATLAB (HDL Verifier)
Verify generated HDL code using a generated cosimulation script.

FPGA インザループ

FPGA-in-the-Loop Simulation Workflows (HDL Verifier)
Choose between generating a block or System object™, and decide whether to use the FIL Wizard or HDL Workflow Advisor.

注目の例

MATLAB から HDL へのワークフローにおけるソーベルエッジ検出アルゴリズムの検証

この例では、MATLAB HDL Coder™ ワークフローアドバイザーを使用してソーベルエッジ検出アルゴリズム用の MATLAB® 設計の HDL 生成および検証を示します。MATLAB テストベンチを再利用して、HDL Verifier™ から自動的に生成された HDL コシミュレーション System object を使用して HDL を検証します。Mentor Graphics ModelSim®/Questa®、Cadence Incisive®/Xcelium™、Xilinx® Vivado® Simulator など、サポートされている任意の HDL シミュレーターを使用できます。

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トピック

HDL テスト ベンチ

コシミュレーション

FPGA インザループ

関連情報

注目の例

MATLAB から HDL へのワークフローにおけるソーベル エッジ検出アルゴリズムの検証

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