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検証

HDL テスト ベンチ、コシミュレーション、または FPGA インザループを使用した、生成された HDL コードのシミュレーションと検証

HDL テスト ベンチ、コシミュレーション (HDL Verifier™ が必要)、または FPGA インザループ (HDL Verifier が必要) を使用して、生成されたコードを検証できます。

FPGA インザループ (FIL) シミュレーションでは、このソフトウェアに厳密に同期する FPGA ボードを使用して Simulink® または MATLAB® シミュレーションを実行できます。ワークフロー アドバイザーで FIL を使用する場合、HDL Coder™ は読み込まれた設計から HDL コードを作成します。FPGA-in-the-Loop (HDL Verifier)を参照してください。

トピック

HDL テスト ベンチ

テスト ベンチのクロック イネーブルの切り替え速度の指定

テスト ベンチのクロック イネーブルの切り替え速度を指定します。

HDL テスト ベンチを使用したコードの検証

指定したシミュレーション ツールを使用して、テスト ベンチからのテスト ベクトルで生成された HDL DUT (Design Under Test: テスト対象の設計) をシミュレートします。

テスト ベンチ生成

HDL Coder は、MATLAB または Simulink シミュレーションから得られた DUT のスティミュラスと参照データをデータ ファイル (.dat) に書き込みます。

MATLAB から HDL コードと合成へ

MATLAB から HDL へのワークフローの説明

コシミュレーション

Set Up for HDL Cosimulation (HDL Verifier)

To cosimulate your HDL code with a MATLAB or Simulink design, you must first:

Automatic Verification of Generated HDL Code from MATLAB (HDL Verifier)

Verify generated HDL code using a generated cosimulation script.

FPGA インザループ

FPGA-in-the-Loop Simulation Workflows (HDL Verifier)

Choose between generating a block or System object™, and decide whether to use the FIL Wizard or HDL Workflow Advisor.

関連情報

注目の例