Main Content

HDL テスト ベンチを使用したコードの検証

指定したシミュレーション ツールを使用して、テスト ベンチからのテスト ベクトルで生成された HDL DUT (Design Under Test: テスト対象の設計) をシミュレートします。

  1. MATLAB から HDL へのワークフロー アドバイザーを起動します。

  2. [HDL の確認] の手順で [HDL テスト ベンチによる検証] をクリックします。

  3. [HDL テスト ベンチを生成] を選択します。

    このオプションにより、HDL Coder™ では MATLAB® テスト スクリプトから HDL テスト ベンチ コードを生成できるようになります。

  4. オプションで、[生成された HDL テスト ベンチをシミュレート] を選択します。このオプションでは、MATLAB による HDL DUT を使用した HDL テスト ベンチのシミュレーションが有効になります。

    このオプションを選択した場合は、[シミュレーション ツール] も選択しなければなりません。

  5. [テスト ベンチ オプション] で、次の表の説明に従ってオプションのパラメーターを選択および設定します。

    HDL テスト ベンチのパラメーター説明
    テスト ベンチ名の接尾辞テスト ベンチ名の接尾辞を指定します。
    クロック信号生成テスト ベンチによるクロック入力信号の生成を有効にします。
    クロック High 時間 (ns)クロックが High の時間をナノ秒単位で指定します。
    クロック Low 時間 (ns)クロックが Low の時間をナノ秒単位で指定します。
    ホールド時間 (ns)入力信号とリセット信号生成のホールド時間を指定します。
    クロック イネーブル信号生成[クロック イネーブル信号生成] を有効にします。
    クロック イネーブル信号の遅延時間 (クロック サイクル単位)リセットのデアサーションとクロック イネーブルのアサーションの間の時間をクロックサイクル単位で指定します。
    リセット信号生成テスト ベンチによるリセット入力信号の生成を有効にします。
    リセット信号の長さ (クロック サイクル単位)リセットのアサーションとデアサーションの間の時間をクロック サイクル単位で指定します。
    サンプル間の入力データをホールドクロック サンプル間のサブレート信号のホールドを有効にします。
    入力データの間隔

    クロック イネーブルのアサーション間のクロック サイクル数を指定します。詳細は、テスト ベンチのクロック イネーブルの切り替え速度の指定を参照してください。

    テスト ベンチの入力を初期化有効にすると、テスト ベンチから DUT へのデータの送信前にテスト ベンチへの入力値が初期化されます。
    複数ファイルのテスト ベンチ有効にすると、生成されたテスト ベンチが補助関数、データおよび HDL テスト ベンチ コードに分割されます。
    テスト ベンチ データ ファイル名の接尾辞複数ファイルのテスト ベンチを生成するときにテスト ベンチ データ ファイルの名前の最後に追加する文字ベクトルを指定します。
    テスト ベンチ参照の接尾辞テスト ベンチ コードの基準信号名の最後に追加する文字ベクトルを指定します。
    データのチェックを無視 (サンプル数)シミュレーションの初期段階で、出力データ チェックが実行されない期間のサンプルの数を指定します。
    シミュレーションの反復制限生成された HDL コードのシミュレーション中に使用するテスト サンプルの最大数を指定します。

  6. HDL テスト ベンチを使用して HDL DUT を検証しない場合は、オプションで [この手順をスキップ] を選択します。

  7. [実行] をクリックします。

    テスト ベンチとシミュレーションが正常に完了すると、メッセージ ペインに次のようなメッセージが表示されます。

    ### Begin TestBench generation.
### Collecting data...
### Begin HDL test bench file generation with logged samples
### Generating test bench: mlhdlc_sfir_fixpt_tb.vhd
### Creating stimulus vectors...
### Simulating the design 'mlhdlc_sfir_fixpt' using 'ModelSim'.
### Generating Compilation Report mlhdlc_sfir_fixpt_vsim_log_compile.txt
### Generating Simulation Report mlhdlc_sfir_fixpt_vsim_log_sim.txt
### Simulation successful.
### Elapsed Time: 113.0315 sec(s)

    エラーがある場合は、メッセージ ペインにエラーに関するメッセージが表示されます。エラーを修正して [実行] をクリックします。