生成された IP コアの実行と検証

ターゲット FPGA デバイス上に生成された IP コアのプロトタイプ作成、シミュレーション、および検証

IP コア設計から生成されたビットストリームをターゲット FPGA デバイス上で実行、検証します。入力は、デバイスの FPGA 部分に生成されたビットストリームです。出力は、ターゲット FPGA で実行している、シミュレートおよび検証した設計です。ワークフローの詳細については、FPGA および SoC ハードウェアをターゲットにする方法の概要を参照してください。

Run and Verify IP Core on Target Hardware Workflow

オブジェクト

すべて展開する

FPGA I/O

`fpga`	MATLAB からターゲットの FPGA または SoC デバイスへのデータの読み取りと書き込みの操作を有効にするデータ転送オブジェクト
`hdlcoder.DUTPort`	オブジェクト配列として保存された、HDL Coder で生成された IP コアの DUT 端子
`xilinxsoc`	基本的な Linux シェル操作を実行したりボードをプログラムしたりするための Xilinx SoC ボード上のプロセッサへの接続 (R2022a 以降)
`intelsoc`	Connection to processor on Intel SoC board to perform basic Linux shell operations or program the board (R2022a 以降)

関数

すべて展開する

FPGA I/O

`addAXI4SlaveInterface`	AXI4 または AXI4-Lite インターフェイスを使用して、データを IP コアに書き込むか、データを IP コアから読み取る
`addAXI4StreamInterface`	AXI4-Stream インターフェイスを使用して、データを IP コアに書き込むか、データを IP コアから読み取る
`addMemoryInterface`	Access memory regions on your FPGA or SoC hardware (R2023a 以降)
`mapPort`	HDL IP コアの DUT 端子を指定した AXI4 インターフェイスにマッピングする
`writePort`	MATLAB から DUT 端子にデータを書き込む
`readPort`	出力データを読み取って端子のデータ型と次元とともに返す
`writeMemory`	Write data to memory regions on FPGA or SoC hardware (R2023a 以降)
`readMemory`	Read data from memory regions on FPGA or SoC hardware (R2023a 以降)
`readMemoryOffset`	Read data from memory regions on FPGA or SoC hardware by using offset address (R2023b 以降)
`writeMemoryOffset`	Write data to memory regions on FPGA or SoC hardware by using the offset address (R2023b 以降)
`release`	fpga オブジェクトに関連付けられているハードウェアリソースの解放
`system`	Run command in Linux shell on SoC board (R2022a 以降)
`getFile`	SoC ボードからホストコンピューターにファイルを転送 (R2022a 以降)
`putFile`	Transfer file from host computer to SoC board (R2022a 以降)
`deleteFile`	SoC ボードでファイルを削除する (R2022a 以降)
`dir`	SoC ボードのディレクトリの内容をリスト (R2022a 以降)
`programFPGA`	SoC ボード上のプロセッサで FPGA をプログラムして対応するデバイスツリーを設定する (R2022a 以降)

トピック

ターゲット FPGA ボードまたは SoC デバイスのプログラム
ターゲット Intel または Xilinx ハードウェアをプログラムする方法。
Choose a Method to Interact with IP Cores on Target Hardware
Choose a software interface method to interact with IP cores running on target hardware.
FPGA I/O ホストインターフェイススクリプトの生成と管理
ホストインターフェイススクリプトがどのようなものであるかを示し、ホストインターフェイススクリプトを生成して管理する方法を説明する。
Use FPGA I/O to Rapidly Prototype HDL IP Core
Create and author a host interface script by configuring interfaces and port mapping information to control HDL IP core.
生成された HDL IP コアの JTAG AXI Manager を使用したデバッグと制御
リファレンス設計への HDL Verifier AXI Manager IP の自動挿入を指定する。
Debug AXI4 Slave Registers Using Readback in Generated IP Cores
This example describes the different techniques to read the AXI4 slave input registers in your design. It shows the process of how to enable readback on AXI4 slave input registers and read the values of AXI4 slave input registers for your design.
FPGA Data Capture を使用した IP コアのデバッグ
この例では、HDL Coder™ で生成する IP コアを FPGA Data Capture のみを使用してデバッグする方法と AXI Manager および FPGA Data Capture の両方を一緒に使用してデバッグする方法を示します。
HDL Coder によるテストポイント信号のモデル化およびデバッグ
モデル内の信号にテストポイントを追加し、生成された HDL コードで、それらの信号をデバッグする方法を示す例。
Debug IP Core Using Hardware-Software Deployment
Debug a Zynq^® design using HDL Coder™ and Embedded Coder^® features.
Prototype IP Core on Zynq with MATLAB FPGA I/O Host Interface
Implement a QPSK communication algorithm on a AMD^® Zynq radio using MATLAB for signal transmission and reception.

注目の例

Prototype Generated IP Core on Hardware using FPGA I/O

Use MATLAB® to prototype an algorithm running on FPGA hardware from your host computer. The example demonstrates the workflow on the Versal AI Core Series VCK190 Evaluation Kit, but can be run on any Xilinx® Zynq®, UltraScale+™, or Versal® board supported by HDL Coder.

ライブスクリプトを開く

Use FPGA I/O to Communicate with FPGA on Zynq-Based Radio by Using MATLAB

Prototype an FPGA design on a Xilinx® Zynq®-based radio and communicate with hardware by using MATLAB® as the host computer. In this example, you can deploy a waveform transmitter and receiver algorithm on hardware, and then transmit and receive the stream signals through the MATLAB® host.

ライブスクリプトを開く