この例では、モデル内の遅延を HDL Coder™ で自動的に均衡化する方法を示します。HDL Coder は、特定のモデルの HDL 実装に追加の遅延を導入することがあります。これらの遅延は、ハードウェア実装の効率を高める目的で、特定のブロック実装または最適化のいずれかによって導入される可能性があります。ただし、特定のパスにのみ遅延が導入されると、機能的な動作がユーザー モデルの当初の意図と異なるものになり、元のユーザー モデルと HDL 実装の間の機能的等価性に違反することがあります。

この例では、設計全体の遅延は均衡化せずに、設計の特定の部分の遅延を均衡化する方法を示します。

この例では、設計でマルチサイクル パス制約を適用してタイミング要件を満たす方法を示します。マルチサイクル パス制約を使用すると、面積を抑え、合成実行時間を短縮できます。詳細については、イネーブルベースのマルチサイクル パス制約を使用してタイミング要件を満たすを参照してください。

How an indiscrete usage of Simulate rates on a multirate design can generate an undesirable HDL code, and provides few recommendations for optimal code generation.