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さまざまな速度および面積の最適化と、設計の最適化方法を確認。
最適化を抑制するフィードバック ループの強調表示
面積と速度の最適化を拡張するためにサブシステム階層をフラットにします。
制限付きオーバークロックによる最適化とその動作
すべてのデータ パスに一致する遅延を挿入します。
生成された HDL コードの冗長なロジックと未使用ブロッの削除
生成された HDL コードの可読性を向上し、面積の利用効率性を最適化します。
Simulink モデルの生成された HDL コードでの未接続の端子の最適化
冗長なロジックの削除と共に、未使用の端子を生成された HDL コードで最適化。
HDL Coder™ での定数演算の簡略化と設計の複雑度の低減
定数を簡略化し、数学演算を最適化する面積およびタイミングの最適化。
イネーブルベースのマルチサイクル パス制約を使用してタイミング要件を満たす
合成ツール用のイネーブルベースの制約を生成して単一クロック モードのマルチサイクル パスのタイミング要件を満たす。
生成されるモデルは、HDL の実装アーキテクチャを示しレイテンシを含む中間モデルです。
HDL コード生成後の数値の不一致を解決する方法を説明します。