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最適化の基礎

R2026a

階層のフラット化、遅延の均衡化、検証モデル、制限付きオーバークロック、フィードバックループの強調表示

階層のフラット化、遅延の均衡化、フィードバックループの強調表示などの最適化を適用することで、ターゲットの FPGA または SoC デバイスに合わせて設計を最適化します。基礎となる最適化を適用すると、よりハードウェア効率に優れた HDL コードを生成し、生成されたコードを適切にシミュレートするのに役立ちます。

チェック

遅延の均衡化の設定をチェック

トピック

HDL Coder での速度および面積の最適化
さまざまな速度および面積の最適化と、設計の最適化方法を確認。
Enabling Optimizations in HDL Coder
Learn the settings that directly impact the speed and area of the generated HDL code.
フィードバックループの検出
最適化を抑制するフィードバックループの強調表示
階層のフラット化
面積と速度の最適化を拡張するためにサブシステム階層をフラットにします。
制限付きオーバークロックによる最適化
制限付きオーバークロックによる最適化とその動作
HDL Coder での遅延の均衡化の理解
データパスに一致する遅延を挿入する。
レイテンシを加味したモデル化における遅延吸収の使用
レイテンシを加味したモデル化により、設計上の遅延を吸収し、元のモデルと生成されたモデルの間のタイミングの不一致を防ぐ。
生成されたモデルと検証モデル
生成されたモデルとは、HDL コード生成で作成されるモデルのことで、HDL の実装アーキテクチャを示しレイテンシを含むモデルです。
生成された HDL コードの冗長なロジックと未使用ブロックの削除
生成された HDL コードの可読性を向上し、面積の利用効率性を最適化します。
Simulink モデルの HDL コードでの未接続の端子の最適化
冗長なロジックの削除と共に、未使用の端子を生成された HDL コードで最適化。
HDL Coder での定数演算の簡略化と設計の複雑度の低減
定数を簡略化し、数学演算を最適化する面積およびタイミングの最適化。
イネーブルベースのマルチサイクルパス制約を使用してタイミング要件を満たす
合成ツール用のイネーブルベースの制約を生成して単一クロックモードのマルチサイクルパスのタイミング要件を満たす。
Generate Multicycle Path Constraints for Multirate Models
Generate Multicycle Path Constraints for Different Rates and Phases.
Choose Between Multicycle Path Constraints and Clock-Rate Pipelining
Decide whether to use multicycle path constraints (MCP) or clock-rate pipelining (CRP) to meet timing requirement.
Iteratively Meet Timing Requirements Using Multicycle Path Constraints for Cadence Genus
Use multicycle path constraints with HDL Workflow Advisor and Cadence^® Genus synthesis tools to meet the timing requirements for ASIC devices.

トラブルシューティング

Resolve Delays Not Absorbed During Delay Balancing

Troubleshoot extra latency not absorbed during HDL code generation.

注目の例

Investigate and Resolve Non-Absorbable Latency

Recommendations for troubleshooting common delay balancing issues.

ライブスクリプトを開く

HDL Coder の遅延の均衡化と検証モデルワークフロー

この例では、モデル内の遅延を HDL Coder™ で自動的に均衡化する方法を示します。HDL Coder は、特定のモデルの HDL 実装に追加の遅延を導入することがあります。これらの遅延は、ハードウェア実装の効率を高める目的で、特定のブロック実装または最適化のいずれかによって導入される可能性があります。ただし、特定のパスにのみ遅延が導入されると、機能的な動作がユーザーモデルの当初の意図と異なるものになり、元のユーザーモデルと HDL 実装の間の機能的等価性に違反することがあります。