ハードウェアターゲティングの基礎

FPGA プラットフォームと SoC プラットフォームのターゲティングの基礎を学習

HDL Coder™ を使用してハードウェアをターゲットにする場合、目的に応じて異なる 2 つの開始点をもつ 1 つのワークフローに従うことができます。

市販されている既存のハードウェアプラットフォームのプロトタイプを迅速に作成するには、既存のボードおよびリファレンス設計を使用して FPGA の HDL アルゴリズムのプロトタイプを作成、展開し、ハードウェアソフトウェア協調設計ワークフローを開始します。
カスタムデバイスをターゲットとする量産ワークフローには、カスタムハードウェアプラットフォームを作成します。その後、ハードウェアソフトウェア協調設計ワークフローに従います。

詳細については、FPGA および SoC ハードウェアをターゲットにする方法の概要およびSoC プラットフォーム向けのハードウェアソフトウェア協調設計ワークフローを参照してください。

クラス

hdlcoder.WorkflowConfig Configure HDL code generation and deployment workflows

トピック

FPGA および SoC ハードウェアをターゲットにする方法の概要
FPGA または SoC プラットフォームをターゲットにする手順の概要。
SoC プラットフォーム向けのハードウェアソフトウェア協調設計ワークフロー
SoC プラットフォームをターゲットにする場合のワークフローステップの概要。
HDL ワークフローアドバイザーのご利用の前に
HDL ワークフローアドバイザーの基礎とさまざまなタスクの実行方法について学習します。
スクリプトを使用した HDL ワークフローの実行
HDL ワークフロー CLI コマンドスクリプトをエクスポート、インポートまたは構成する
HDL ワークフローアドバイザーのワークフロー
HDL ワークフローアドバイザーと選択できるさまざまなワークフロー、ターゲットにするプラットフォームについて確認する。
HDL ワークフローコマンドラインインターフェイス入門
HDL ワークフローアドバイザーを使用して、コマンドラインおよび [スクリプトへのエクスポート] オプションから HDL ワークフローを実行する。
FPGA ボード上の LED を点滅させるための MATLAB からの IP コアの生成
この例では、MATLAB® HDL ワークフローアドバイザーを使用して、FPGA ボード上の LED を点滅させるカスタム HDL IP コアを生成する方法を示します。

注目の例

Xilinx Zynq プラットフォームをターゲットにする方法の概要

この例では、ハードウェアソフトウェア協調設計ワークフローを使用して Xilinx® Zynq® ZC702 評価キットにおいてさまざまな周波数で LED を点滅させる方法を示します。

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Getting Started with Targeting Zynq UltraScale+ MPSoC Platform

Use the hardware-software co-design workflow to blink LEDs at various frequencies on the Xilinx® Zynq® UltraScale+ MPSoC.

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Getting Started with Targeting Intel SoC Devices

Use the Simulink Toolstrip and Simulink Interface along with the hardware-software co-design workflow to blink LEDs at various frequencies on the Arrow® SoCKit® evaluation kit.

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Getting Started with Targeting Intel Quartus Pro Based Devices

Define and register the board and reference design for the Intel® Arria10 SoC development kit. In this example, you use a partitioned hardware-software co-design implementation to blink LEDs at various frequencies. In this example, you register the Arria 10 SoC development kit and the reference design in the HDL Workflow Advisor. The reference design also shows the *Early I/O (Split bitstream)* feature supported by Intel Arria 10 SoC in HDL Workflow Advisor. This example uses Embedded Coder(R) to generate C code that runs on the ARM(R) processor to control the LED blink frequency. You can prepare your design for hardware and software implementation on the Intel Arria 10 SoC by deciding which system elements are performed by the programmable logic, and which system elements will run on the ARM Cortex-A9.

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Access DUT Registers on Xilinx Pure FPGA Board Using IP Core Generation Workflow

Use the HDL Coder™ IP core generation workflow to develop reference designs for Xilinx® parts that do not use an embedded ARM® processor present but that still utilize the HDL Coder generated AXI interface to control the design under test (DUT). This example uses the HDL Verifier™ AXI Manager IP to access the HDL Coder generated DUT registers from MATLAB®. Alternatively, you can use the Xilinx JTAG AXI Master to access the DUT registers using Vivado® Tcl console by writing Tcl commands. For the Xilinx JTAG AXI Master, you must create a custom reference design. The FPGA design is implemented on the Xilinx Kintex®-7 KC705 board.

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Access DUT Registers on Intel Pure FPGA Board Using IP Core Generation Workflow

Use the HDL Coder™ IP core generation workflow to develop reference designs for Intel® parts that do not use an embedded ARM® processor present but that still utilize the HDL Coder generated AXI interface to control the design under test (DUT). This example uses the HDL Verifier™ AXI Manager IP to access the HDL Coder generated DUT registers from MATLAB®. Alternatively, you can use the Intel Qsys JTAG to Avalon® Master Bridge IP to access the FPGA registers using Tcl commands in the Qsys system console. For the Intel JTAG AXI Master, you must create a custom reference design. The FPGA design is implemented on the Arrow® DECA MAX® 10 FPGA evaluation kit.