FPGA/ASIC開発期間を短縮するHDLコード生成と検証

本Webセミナーでは、MATLAB/Simulinkを用いたモデルベースデザインによるFPGA/ASIC開発についてご紹介します。

モデルベースデザインによる実装では、ブロック線図で設計したモデルからVHDL/Verilogコードを生成して実装を行います。そのためHDLコード記述の経験が無くても、直感的に設計を行って実装を行うことができます。また、回路面積・速度のパフォーマンスの最適化を、リソースシェアリングやパイプライン自動挿入の機能を使って容易に行うことができます。本Webセミナーでは、以下の内容についてデモを交えて解説します。

• 固定小数点シミュレーションと設定の最適化
• HDLコード生成によるASIC/FPGA開発
• 手書きHDLのテストベンチおよびテストの高速化
• Programmable SoC（ARM/FPGA）実装

メモ: Simulink Verification および Validation は Simulink Check、Simulink Coverage、および Simulink Requirements に R2017b より移行しました。