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HDL Coderを利用した速度・面積の最適化

Atsushi Matsumoto, MathWorks

本Webセミナーでは、要求される速度・面積の制約に対するデザインの探索を行うためにHDL Coder を活用する方法をご紹介します。

HDL Coder™は回路面積低減のためのハードウェアリソース共有機能やクロック周波数を向上させるための分散パイプライン挿入機能などの最適化機能を提供しています。

MathWorks の開発担当者が、HDL Coderの最新機能を利用して速度・面積を探索しながらASIC/FPGA実装用Verilog/VHDLコードを生成するワークフローをデモンストレーションを交えてご紹介します。

FPGA/ASIC 実装をしているエンジニアの方々にお勧めのセミナーです。

本Webセミナーでは下記のトピックについてお話しいたします。

面積最適化機能とワークフロー
SimulinkブロックとMATLABコードのリソースシェアリング
MATLAB定義の行列をFPGAのBlock RAMマッピング
MATLABのforループと行列演算の効率的な実装
速度最適化機能とワークフロー
バックアノテーションによるSimulink上でのクリティカルパスの可視化
SimulinkモデルとMATLABコードに対するパイプラインレジスタ挿入
分散パイプラインによる速度最適化

対象製品

HDL Coder

録画: 2014年3月28日

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